JPH0743647B2 - データ処理装置における命令ループ捕捉機構 - Google Patents
データ処理装置における命令ループ捕捉機構Info
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- JPH0743647B2 JPH0743647B2 JP57043504A JP4350482A JPH0743647B2 JP H0743647 B2 JPH0743647 B2 JP H0743647B2 JP 57043504 A JP57043504 A JP 57043504A JP 4350482 A JP4350482 A JP 4350482A JP H0743647 B2 JPH0743647 B2 JP H0743647B2
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- memory
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- buffer
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 2
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 8
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 8
- 102100021133 Nuclear protein 1 Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 206010000210 abortion Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001343 mnemonic effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 本発明は、データ処理装置における命令ループの捕捉機
構の改良に関するものである。
構の改良に関するものである。
データ処理装置の処理速度の高速化を図るために、命令
ループの捕捉ということが行なわれる。命令ループの捕
捉とは、命令バッファに複数の命令を一挙に読み出すよ
うにしたデータ処理装置において、プログラムが、命令
バッファに納まる複数の命令の範囲内でループをなし、
何回か繰り返して実行される場合は、命令バッファ内の
命令群を引き続き使用し、メモリからあらためて命令の
読み出しは行なわないようにしたものである。このよう
にすることにより、その間は命令読み出しサイクルが省
略できるので、演算ユニットに対する命令の供給がサイ
クル毎に行なえ、さらにオペランドの読み出しと命令の
読み出しとのぶつかり合いがなくなり、命令ループの実
行の高速化が実現できる。
ループの捕捉ということが行なわれる。命令ループの捕
捉とは、命令バッファに複数の命令を一挙に読み出すよ
うにしたデータ処理装置において、プログラムが、命令
バッファに納まる複数の命令の範囲内でループをなし、
何回か繰り返して実行される場合は、命令バッファ内の
命令群を引き続き使用し、メモリからあらためて命令の
読み出しは行なわないようにしたものである。このよう
にすることにより、その間は命令読み出しサイクルが省
略できるので、演算ユニットに対する命令の供給がサイ
クル毎に行なえ、さらにオペランドの読み出しと命令の
読み出しとのぶつかり合いがなくなり、命令ループの実
行の高速化が実現できる。
従来、命令ループの捕捉を行なうデータ処理装置では、
命令バッファは、１つのブロックに複数バイト分のデー
タを書き込み、このようなブロックを複数個設けた構成
になっていた。このデータ処理装置では、ループを捕捉
するためには、命令バッファの中に分岐先の命令が含ま
れるかどうかを検索し、含まれている場合には、その分
岐先の命令が命令バッファ内のどのブロックにあるかを
見付け、さらに見付けたブロックの中で何番目のバイト
から分岐先の命令が始まるかを調べる操作を経て初めて
分岐先の命令が見付かる。このため、せつかく分岐先の
命令が命令バッファ内にある場合でも、命令の取り出し
に要する時間が長くなってしまう。このことは、データ
処理の高速化の妨げになる。
命令バッファは、１つのブロックに複数バイト分のデー
タを書き込み、このようなブロックを複数個設けた構成
になっていた。このデータ処理装置では、ループを捕捉
するためには、命令バッファの中に分岐先の命令が含ま
れるかどうかを検索し、含まれている場合には、その分
岐先の命令が命令バッファ内のどのブロックにあるかを
見付け、さらに見付けたブロックの中で何番目のバイト
から分岐先の命令が始まるかを調べる操作を経て初めて
分岐先の命令が見付かる。このため、せつかく分岐先の
命令が命令バッファ内にある場合でも、命令の取り出し
に要する時間が長くなってしまう。このことは、データ
処理の高速化の妨げになる。
また、従来のデータ処理装置では、メモリから順番に読
み出された複数の命令を全て命令バッファに格納した後
でなければ次の処理へ移行できなかった。このため、メ
モリから読み出した命令に分岐命令が含まれていて、こ
の分岐命令の分岐先が命令バッファ内にない場合でも、
読み出した命令の全部を命令バッファに格納した後でな
ければ分岐先の命令の実行へは移れない。このことから
メモリバスを不必要に占有するという問題点があった。
み出された複数の命令を全て命令バッファに格納した後
でなければ次の処理へ移行できなかった。このため、メ
モリから読み出した命令に分岐命令が含まれていて、こ
の分岐命令の分岐先が命令バッファ内にない場合でも、
読み出した命令の全部を命令バッファに格納した後でな
ければ分岐先の命令の実行へは移れない。このことから
メモリバスを不必要に占有するという問題点があった。
本発明はこのような問題点を解決するためになされたも
のであり、分岐先の命令が命令バッファ内にある場合
に、短時間で分岐先の命令を見付けることができ、しか
もメモリバスを不必要に占有することがないデータ処理
装置における命令ループ捕捉機構を実現することを目的
とする。
のであり、分岐先の命令が命令バッファ内にある場合
に、短時間で分岐先の命令を見付けることができ、しか
もメモリバスを不必要に占有することがないデータ処理
装置における命令ループ捕捉機構を実現することを目的
とする。
本発明は、 メモリから命令を読み出して命令バッファに取り込み、
取り込んだ命令に分岐命令が含まれているときは、分岐
先の命令が前記命令バッファ内にあるか否かを判別し、
あるときは命令バッファ内の命令を使って処理を行なう
データ処理装置における命令ループの捕捉機構におい
て、 前記メモリは、１回の命令転送で１バイトのデータがｍ
個（ｍは整数）読み出されるものであり、 ｍバイト分の容量をもち、メモリから１回の命令転送で
転送される命令がセットされるメモリデータ・レジスタ
と、 読み出しと書き込みが互いに独立に行なわれ、１ブロッ
クが１バイト分の容量になっていて、ブロック毎にアド
レスが割付けられていて、前記メモリデータ・レジスタ
にセットされたデータが１バイト毎に各ブロックに順番
にかつ循環的に書き込まれる命令バッファと、 この命令バッファと並列に接続されていて、前記メモリ
データ・レジスタから出力さされるデータを監視して無
条件分岐命令と条件付き分岐命令とを識別して表示する
分岐命令検出回路と、 この分岐命令検出回路の表示に従って、無条件分岐命令
の検出が表示されたときはその命令までを前記命令バッ
ファに書き込ませそれ以降の命令の書き込みは打ち切
り、条件付き分岐命令の検出が表示されたときはその命
令に続く１つの命令までを前記命令バッファに書き込ま
せそれ以降の命令の書き込みは打ち切る制御手段と、 を具備したことを特徴とするデータ処理装置における命
令ループの捕捉機構である。以下、実施例によって本発
明を詳細に説明する。第１図は、本発明実施例の概念的
構成図であって、命令ループ捕捉機能に着目して表現し
たデータ処理装置のプロセッサの部分的構成図である。
第１図において、MBUSはメモリデータ・バス（Ｍバ
ス）、ABUSはメモリアドレス・バス（Ａバス）、IBUSは
プロセッサの内部バスである。MDRはメモリデータ・レ
ジスタであって、ここでは８バイトの容量を持つ例が示
されている。メモリデータ・レジスタMDRは一般的には
１バイトのデータをｍ個セットできるものであってよ
い。G0-G7は各バイトごとに設けられた命令レジスタの
出力ゲートである。DECは出力ゲートG0-G7の開閉を制御
するデコーダである。このデコーダに対するコード入力
信号はカウンタCR1から与えられる。
取り込んだ命令に分岐命令が含まれているときは、分岐
先の命令が前記命令バッファ内にあるか否かを判別し、
あるときは命令バッファ内の命令を使って処理を行なう
データ処理装置における命令ループの捕捉機構におい
て、 前記メモリは、１回の命令転送で１バイトのデータがｍ
個（ｍは整数）読み出されるものであり、 ｍバイト分の容量をもち、メモリから１回の命令転送で
転送される命令がセットされるメモリデータ・レジスタ
と、 読み出しと書き込みが互いに独立に行なわれ、１ブロッ
クが１バイト分の容量になっていて、ブロック毎にアド
レスが割付けられていて、前記メモリデータ・レジスタ
にセットされたデータが１バイト毎に各ブロックに順番
にかつ循環的に書き込まれる命令バッファと、 この命令バッファと並列に接続されていて、前記メモリ
データ・レジスタから出力さされるデータを監視して無
条件分岐命令と条件付き分岐命令とを識別して表示する
分岐命令検出回路と、 この分岐命令検出回路の表示に従って、無条件分岐命令
の検出が表示されたときはその命令までを前記命令バッ
ファに書き込ませそれ以降の命令の書き込みは打ち切
り、条件付き分岐命令の検出が表示されたときはその命
令に続く１つの命令までを前記命令バッファに書き込ま
せそれ以降の命令の書き込みは打ち切る制御手段と、 を具備したことを特徴とするデータ処理装置における命
令ループの捕捉機構である。以下、実施例によって本発
明を詳細に説明する。第１図は、本発明実施例の概念的
構成図であって、命令ループ捕捉機能に着目して表現し
たデータ処理装置のプロセッサの部分的構成図である。
第１図において、MBUSはメモリデータ・バス（Ｍバ
ス）、ABUSはメモリアドレス・バス（Ａバス）、IBUSは
プロセッサの内部バスである。MDRはメモリデータ・レ
ジスタであって、ここでは８バイトの容量を持つ例が示
されている。メモリデータ・レジスタMDRは一般的には
１バイトのデータをｍ個セットできるものであってよ
い。G0-G7は各バイトごとに設けられた命令レジスタの
出力ゲートである。DECは出力ゲートG0-G7の開閉を制御
するデコーダである。このデコーダに対するコード入力
信号はカウンタCR1から与えられる。
DTは分岐命令検出回路であって、メモリデータ・レジス
タMDRの出力データの中から分岐命令を検出し、無条件
分岐命令と条件付き分岐命令とを区別して表示するもの
である。
タMDRの出力データの中から分岐命令を検出し、無条件
分岐命令と条件付き分岐命令とを区別して表示するもの
である。
IBRは命令バッファであり、１ブロックの容量は１バイ
トである。ここではそのようなブロックの数が16である
例が示されている。この命令バッファには、命令レジス
タMDRの出力データがバイトごとに各ブロックに書き込
まれる。これらのデータは１バイトずつ適宜に読み出さ
れて、図示しないプロセッサの命令レジスタまたは演算
ユニットに与えられる。
トである。ここではそのようなブロックの数が16である
例が示されている。この命令バッファには、命令レジス
タMDRの出力データがバイトごとに各ブロックに書き込
まれる。これらのデータは１バイトずつ適宜に読み出さ
れて、図示しないプロセッサの命令レジスタまたは演算
ユニットに与えられる。
PC1は命令デコード用のプログラムカウンタであって、
デコードすべき命令のアドレスを計数するものであり、
かつその計数値の下位の４ビットによって命令バッファ
IBRの読み出しアドレス（Ｂアドレス）を指定するもの
である。PC2はメモリ読み出し用のアドレスカウンタで
あって、その計数値によってメモリの読み出しアドレス
を指定するものであり、かつその計数値の下位の４ビッ
トで命令バッファIBRの書き込みアドレス（Ａアドレ
ス）を指定するものである。これらプログラムカウンタ
の初期値は内部バスIBUSから設定される。
デコードすべき命令のアドレスを計数するものであり、
かつその計数値の下位の４ビットによって命令バッファ
IBRの読み出しアドレス（Ｂアドレス）を指定するもの
である。PC2はメモリ読み出し用のアドレスカウンタで
あって、その計数値によってメモリの読み出しアドレス
を指定するものであり、かつその計数値の下位の４ビッ
トで命令バッファIBRの書き込みアドレス（Ａアドレ
ス）を指定するものである。これらプログラムカウンタ
の初期値は内部バスIBUSから設定される。
プログラムカウンタPC2の計数値は出力ゲートG9を通じ
てメモリアドレス・バスABUSに出力される。メモリアド
レス・バスABUS上のアドレスによって、図示しないメモ
リから命令の読み出しが行なわれる。メモリからは１回
のアドレス指定で、命令を構成するデータが８バイト連
続して読みだされる。なおメモリアドレス・バスABUSは
図示しない機構によりオペランドのアドレスの転送にも
使用される。
てメモリアドレス・バスABUSに出力される。メモリアド
レス・バスABUS上のアドレスによって、図示しないメモ
リから命令の読み出しが行なわれる。メモリからは１回
のアドレス指定で、命令を構成するデータが８バイト連
続して読みだされる。なおメモリアドレス・バスABUSは
図示しない機構によりオペランドのアドレスの転送にも
使用される。
PC3は第３のプログラムカウンタであって、その初期値
が内部バスIBUSから設定されるものである。このプログ
ラムカウンタの計数動作は、カウンタCR2、フリップ・
フロップ回路FF、およびゲートG8からなる回路によって
制御される。カウンタCR2は、ここでは計数容量が命令
バッファIBRの容量に等しい16で、そのキャリイ信号に
よってフリップ・フロップ回路FFをセットするものであ
り、フリップ・フロップ回路FFはそのＱ出力信号でゲー
トG8の開閉を制御するものであり、ゲートG8はプログラ
ムカウンタPC3の計数クロックの通過を制御するもので
ある。
が内部バスIBUSから設定されるものである。このプログ
ラムカウンタの計数動作は、カウンタCR2、フリップ・
フロップ回路FF、およびゲートG8からなる回路によって
制御される。カウンタCR2は、ここでは計数容量が命令
バッファIBRの容量に等しい16で、そのキャリイ信号に
よってフリップ・フロップ回路FFをセットするものであ
り、フリップ・フロップ回路FFはそのＱ出力信号でゲー
トG8の開閉を制御するものであり、ゲートG8はプログラ
ムカウンタPC3の計数クロックの通過を制御するもので
ある。
COM1,COM2は比較器であって、このうちCOM1は、プログ
ラムカウンタPC3の計数値を内部バスIBUSから与えられ
るデータと比較して大小判別信号を発生するものであ
り、COM2はプログラムカウンタPC2の計数値を内部バスI
BUSから与えられるデータと比較して大小判別信号を発
生するものである。比較器COM1は、内部バスIBUSから与
えられるデータがプログラムカウンタPC3の計数値以上
のときアクティブの出力信号を発生し、比較器COM2は内
部バスIBUSから与えられるデータがプログラムカウンタ
PC2の計数値より小さいときアクティブの出力信号を発
生する。すなわち、比較器COM1,COM2は、内部バスIBUS
から与えられるデータが、プログラムカウンタPC2,PC3
の計数値によってそれぞれ規定される上限値と下限値の
範囲内にあるかどうかを判定する回路を構成する。これ
ら比較器の出力信号はゲートG10の開閉条件とされる。
ラムカウンタPC3の計数値を内部バスIBUSから与えられ
るデータと比較して大小判別信号を発生するものであ
り、COM2はプログラムカウンタPC2の計数値を内部バスI
BUSから与えられるデータと比較して大小判別信号を発
生するものである。比較器COM1は、内部バスIBUSから与
えられるデータがプログラムカウンタPC3の計数値以上
のときアクティブの出力信号を発生し、比較器COM2は内
部バスIBUSから与えられるデータがプログラムカウンタ
PC2の計数値より小さいときアクティブの出力信号を発
生する。すなわち、比較器COM1,COM2は、内部バスIBUS
から与えられるデータが、プログラムカウンタPC2,PC3
の計数値によってそれぞれ規定される上限値と下限値の
範囲内にあるかどうかを判定する回路を構成する。これ
ら比較器の出力信号はゲートG10の開閉条件とされる。
CNTは制御回路である。この制御回路CNTは、前記の分岐
命令検出回路DTの出力信号とゲートG10の出力信号を入
力信号として、所定のシーケンスで上記の各カウンタや
フリップ・フロップ回路やゲートのためのクロック信号
やその他の制御信号を発生するものである。
命令検出回路DTの出力信号とゲートG10の出力信号を入
力信号として、所定のシーケンスで上記の各カウンタや
フリップ・フロップ回路やゲートのためのクロック信号
やその他の制御信号を発生するものである。
このように構成された装置の動作は次のとおりである。
まずメモリから最初の命令を読み出すものとすると、ア
ドレスカウンタPC1,PC2,PC3にメモリの読み出しアドレ
スがセットされ、かつカウンタCR1,CR2がクリアされ、
フリップ・フロップ回路FFがリセットされる。そしてゲ
ートG9が開かれて、プログラムカウンタPC2にセットさ
れた読み出しアドレスがメモリアドレス・バスABUSに出
力されてメモリの読み出しが行なわれる。このとき、プ
ログラムカウンタPC1,PC2の下位の４ビットによって命
令バッファIBRの読み出しアドレスと書き込みアドレス
が指定される。
まずメモリから最初の命令を読み出すものとすると、ア
ドレスカウンタPC1,PC2,PC3にメモリの読み出しアドレ
スがセットされ、かつカウンタCR1,CR2がクリアされ、
フリップ・フロップ回路FFがリセットされる。そしてゲ
ートG9が開かれて、プログラムカウンタPC2にセットさ
れた読み出しアドレスがメモリアドレス・バスABUSに出
力されてメモリの読み出しが行なわれる。このとき、プ
ログラムカウンタPC1,PC2の下位の４ビットによって命
令バッファIBRの読み出しアドレスと書き込みアドレス
が指定される。
メモリからは、読み出しアドレスを先頭として連続する
８つのアドレスから一連の８バイトのデータが読み出さ
れて、メモリデータ・レジスタMDRにセットされる。こ
のときカウンタCR1はクリアされていてその計数値は０
であるから、それをデコードした信号によりゲートG0が
開いており、それを通じてメモリデータ・レジスタMDR
の最初の１バイトが、プログラムカウンタPC2の計数値
によって指定された命令バッファIBRの１つのブロック
に書き込まれる。
８つのアドレスから一連の８バイトのデータが読み出さ
れて、メモリデータ・レジスタMDRにセットされる。こ
のときカウンタCR1はクリアされていてその計数値は０
であるから、それをデコードした信号によりゲートG0が
開いており、それを通じてメモリデータ・レジスタMDR
の最初の１バイトが、プログラムカウンタPC2の計数値
によって指定された命令バッファIBRの１つのブロック
に書き込まれる。
次にクロックパルスを１つプログラムカウンタPC2とカ
ウンタCR1,CR2にあたえてそれらの計数値をそれぞれ＋
１する。そうすると、デコーダDECの出力信号によりゲ
ートG1が開いてメモリデータ・レジスタMDRの２バイト
目が出力されて、命令バッファIBRの次のブロックに書
き込まれる。以下同様にして、メモリデータ・レジスタ
MDRのデータが１バイトずつ命令バッファIBRの各ブロッ
クに順番に書き込まれる。命令バッファIBRの書き込み
アドレスは、プログラムカウンタPC2の計数値の下位の
数ビットであるから、命令バッファIBRの書き込みは循
環的に行なわれる。
ウンタCR1,CR2にあたえてそれらの計数値をそれぞれ＋
１する。そうすると、デコーダDECの出力信号によりゲ
ートG1が開いてメモリデータ・レジスタMDRの２バイト
目が出力されて、命令バッファIBRの次のブロックに書
き込まれる。以下同様にして、メモリデータ・レジスタ
MDRのデータが１バイトずつ命令バッファIBRの各ブロッ
クに順番に書き込まれる。命令バッファIBRの書き込み
アドレスは、プログラムカウンタPC2の計数値の下位の
数ビットであるから、命令バッファIBRの書き込みは循
環的に行なわれる。
メモリデータレジスタMDRの８バイトのデータが全部命
令バッファIBRに書き込まれたとき、プログラムカウン
タPC2の計数値は＋８されている。このとき再びゲートG
9が開いてプログラムカウンタPC2の計数値がメモリアド
レス・バスABUSに出力される。そしてそれによって次の
８バイトのデータがメモリデータ・レジスタMDRに読み
出される。この８バイトのデータについても上記と同様
にして命令バッファIBRに書き込まれる。
令バッファIBRに書き込まれたとき、プログラムカウン
タPC2の計数値は＋８されている。このとき再びゲートG
9が開いてプログラムカウンタPC2の計数値がメモリアド
レス・バスABUSに出力される。そしてそれによって次の
８バイトのデータがメモリデータ・レジスタMDRに読み
出される。この８バイトのデータについても上記と同様
にして命令バッファIBRに書き込まれる。
この２回目の８バイトの書き込みが完了したとき、カウ
ンタCR2の計数値は16になる。そしてその次の８バイト
の書き込み時の最初のクロックパルスが計数されたとき
キャリイ信号が生じて、これによりフリップ・フロップ
回路FFがセットされて、その出力信号によりゲートG8が
開かれる。したがって、以後はゲートG8を通じてプログ
ラムカウンタPC3にもクロックパルスが与えられるの
で、このカウンタの計数値もクロックパルスに従って増
加する。このカウンタの計数値はプログラムカウンタPC
2の計数値よりも16だけ少ない値となり、命令バッファI
BRにおける最も古いデータのアドレスを示す。そこでこ
のアドレスを命令バッファIBRの下限アドレスという。
これに対してプログラムカウンタPC2の計数値は命令バ
ッファIBRにおける次のデータの書き込みアドレスを示
しており、最新のデータのアドレスの１つ上のアドレス
を示している。このアドレスを命令バッファの上限アド
レスという。このような下限アドレスと上限アドレスが
それぞれ比較器COM1,COM2に比較の基準値として与えら
れる。
ンタCR2の計数値は16になる。そしてその次の８バイト
の書き込み時の最初のクロックパルスが計数されたとき
キャリイ信号が生じて、これによりフリップ・フロップ
回路FFがセットされて、その出力信号によりゲートG8が
開かれる。したがって、以後はゲートG8を通じてプログ
ラムカウンタPC3にもクロックパルスが与えられるの
で、このカウンタの計数値もクロックパルスに従って増
加する。このカウンタの計数値はプログラムカウンタPC
2の計数値よりも16だけ少ない値となり、命令バッファI
BRにおける最も古いデータのアドレスを示す。そこでこ
のアドレスを命令バッファIBRの下限アドレスという。
これに対してプログラムカウンタPC2の計数値は命令バ
ッファIBRにおける次のデータの書き込みアドレスを示
しており、最新のデータのアドレスの１つ上のアドレス
を示している。このアドレスを命令バッファの上限アド
レスという。このような下限アドレスと上限アドレスが
それぞれ比較器COM1,COM2に比較の基準値として与えら
れる。
一方、プログラムカウンタPC1には独自のクロックパル
スが与えられて、その計数値に従って命令バッファIBR
から命令が読み出され、図示しない演算ユニットにおい
てその実行が行なわれる。命令バッファIBRのどこまで
命令の実行が済んだかは適宜のポインタによって表示さ
れ、新たな命令の書き込みは実行の済まない命令の上に
は行なわれないようになっている。
スが与えられて、その計数値に従って命令バッファIBR
から命令が読み出され、図示しない演算ユニットにおい
てその実行が行なわれる。命令バッファIBRのどこまで
命令の実行が済んだかは適宜のポインタによって表示さ
れ、新たな命令の書き込みは実行の済まない命令の上に
は行なわれないようになっている。
メモリデータ・レジスタMDRから出力される命令は分岐
命令検出回路DTによって監視され、分岐命令が検出され
たとき、その旨が制御回路CNTに報知される。分岐命令
には無条件分岐命令と条件付き分岐命令とがあり、それ
らは区別して報知される。制御回路CNTは、無条件分岐
命令の検出が報知されたとき、その命令までを命令バッ
ファIBRに書き込み、その次の命令の書き込みは中止す
るが、これに対して条件付き分岐命令の検出が報知され
たときは、その次の命令までを命令バッファIBRに書き
込む。これは、無条件分岐命令の場合は分岐先が現在実
行中の命令のアドレスとはかけ離れたところになるのが
普通であって、命令バッファの中には分岐先の命令が含
まれないことが多いからであり、条件付き分岐命令の場
合は、命令バッファの内に分岐先の命令が含まれる可能
性が強く、かつ条件が成立しないときの分岐先の命令が
分岐命令の次にある可能性が強いからである。
命令検出回路DTによって監視され、分岐命令が検出され
たとき、その旨が制御回路CNTに報知される。分岐命令
には無条件分岐命令と条件付き分岐命令とがあり、それ
らは区別して報知される。制御回路CNTは、無条件分岐
命令の検出が報知されたとき、その命令までを命令バッ
ファIBRに書き込み、その次の命令の書き込みは中止す
るが、これに対して条件付き分岐命令の検出が報知され
たときは、その次の命令までを命令バッファIBRに書き
込む。これは、無条件分岐命令の場合は分岐先が現在実
行中の命令のアドレスとはかけ離れたところになるのが
普通であって、命令バッファの中には分岐先の命令が含
まれないことが多いからであり、条件付き分岐命令の場
合は、命令バッファの内に分岐先の命令が含まれる可能
性が強く、かつ条件が成立しないときの分岐先の命令が
分岐命令の次にある可能性が強いからである。
プロセッサが分岐命令を実行したとき、内部バスIBUS上
には分岐先のアドレスが現れる。内部バスIBUS上に現れ
るアドレスは常時比較器COM1,COM2によって上下限値と
比較されており、そのアドレスが上下限値の間あるとき
は、比較器COM1,COM2のアクティブ出力信号によってゲ
ートG10が開き、そのとき制御回路CNTから出力される探
索信号を通過させる。この信号は制御回路CNTに返さ
れ、それによって制御回路CNTは分岐先の命令が命令バ
ッファIBRの中にあることを知り、新にメモリを読み出
すことなく、その分岐先アドレスをプログラムカウンタ
PC1にセットして命令バッファIBRの範囲内でプログラム
を再び実行させる。また条件不成立の場合は既に命令バ
ッファIBRの中に書き込まれている次の命令を実行させ
る。
には分岐先のアドレスが現れる。内部バスIBUS上に現れ
るアドレスは常時比較器COM1,COM2によって上下限値と
比較されており、そのアドレスが上下限値の間あるとき
は、比較器COM1,COM2のアクティブ出力信号によってゲ
ートG10が開き、そのとき制御回路CNTから出力される探
索信号を通過させる。この信号は制御回路CNTに返さ
れ、それによって制御回路CNTは分岐先の命令が命令バ
ッファIBRの中にあることを知り、新にメモリを読み出
すことなく、その分岐先アドレスをプログラムカウンタ
PC1にセットして命令バッファIBRの範囲内でプログラム
を再び実行させる。また条件不成立の場合は既に命令バ
ッファIBRの中に書き込まれている次の命令を実行させ
る。
条件付き分岐命令の動作を具体例について説明すれば次
のとおりである。いま第２図のようなプログラムがある
とすると、このプログラムは、ステートメント番号10の
ような内積計算動作をＮ回繰り返すことを意味してい
る。ステートメント番号10の動作は同図右に示すように
ニーモニック・コードの４つの命令、すなわちLD（置
数）、FMD（乗算）、FADR（加算）、およびBXLE（条件
付き分岐）からなる機械語プログラムによって表され、
その中に条件付き分岐命令BXLEが含まれている。
のとおりである。いま第２図のようなプログラムがある
とすると、このプログラムは、ステートメント番号10の
ような内積計算動作をＮ回繰り返すことを意味してい
る。ステートメント番号10の動作は同図右に示すように
ニーモニック・コードの４つの命令、すなわちLD（置
数）、FMD（乗算）、FADR（加算）、およびBXLE（条件
付き分岐）からなる機械語プログラムによって表され、
その中に条件付き分岐命令BXLEが含まれている。
この機械語プログラムはメモリ内では第３図のように＃
15番地から＃24番地に記憶されているとすると、それが
命令バッファIBRに書き込まれた状態では第４図のよう
になる。ただし、各機械語命令は可変長の命令であっ
て、それぞれ所定の数のバイトからなるものとする。
15番地から＃24番地に記憶されているとすると、それが
命令バッファIBRに書き込まれた状態では第４図のよう
になる。ただし、各機械語命令は可変長の命令であっ
て、それぞれ所定の数のバイトからなるものとする。
第４図の状態では、下限アドレスは＃15であり、上限ア
ドレスは＃25である。なおこの図においてはアドレスは
命令バッファIBR内の相対アドレスとして下１桁しか示
されていないので、たまたまどちらのアドレスも同じ値
になっているが、プログラムカウンタPC3,PC2上では全
桁のアドレスが正しく設定されている。
ドレスは＃25である。なおこの図においてはアドレスは
命令バッファIBR内の相対アドレスとして下１桁しか示
されていないので、たまたまどちらのアドレスも同じ値
になっているが、プログラムカウンタPC3,PC2上では全
桁のアドレスが正しく設定されている。
そこでいま分岐命令BXLEが実行されると、それによって
指定される条件成立時の分岐先はLD命令のある＃15であ
るが、このアドレスは上下限値の範囲内にあり、命令バ
ッファIBRの範囲内でループが形成されていることがわ
かる。また、条件が不成立のときの分岐先の命令も分岐
命令BXLEの次に書き込まれているので、その実行も改め
てメモリから命令を読み出すことなく行なえる。
指定される条件成立時の分岐先はLD命令のある＃15であ
るが、このアドレスは上下限値の範囲内にあり、命令バ
ッファIBRの範囲内でループが形成されていることがわ
かる。また、条件が不成立のときの分岐先の命令も分岐
命令BXLEの次に書き込まれているので、その実行も改め
てメモリから命令を読み出すことなく行なえる。
本発明によれば次の効果が得られる。
命令バッファは１ブロックが１バイト分の容量になって
いて、ブロック毎にアドレスが割付けられている。この
ため、命令バッファには１つのアドレスに１バイト分の
データが書き込まれている。そして、１バイト分のデー
タ１個または複数個から１つの命令が形成される。これ
により、本発明では分岐先の命令が命令バッファ内に含
まれている場合は、その分岐先の命令が命令バッファ内
のどのブロックにあるかを見付けると、見付けたブロッ
クから直接に分岐先の命令が始まる部分を見付けること
ができる。従って、分岐先の命令が命令バッファ内にあ
る場合に、短時間で分岐先の命令を見付けることができ
る。
いて、ブロック毎にアドレスが割付けられている。この
ため、命令バッファには１つのアドレスに１バイト分の
データが書き込まれている。そして、１バイト分のデー
タ１個または複数個から１つの命令が形成される。これ
により、本発明では分岐先の命令が命令バッファ内に含
まれている場合は、その分岐先の命令が命令バッファ内
のどのブロックにあるかを見付けると、見付けたブロッ
クから直接に分岐先の命令が始まる部分を見付けること
ができる。従って、分岐先の命令が命令バッファ内にあ
る場合に、短時間で分岐先の命令を見付けることができ
る。
また、分岐命令検出回路は命令バッファと並列に接続さ
れているため、命令バッファに命令を取り込むと同時に
分岐命令が検出される。これにより、命令バッファへメ
モリデータ・レジスタの全ての命令を書き込む前に書き
込みを打ち切るため、命令バッファへ余分なデータが書
き込まれない。また、書き込みを打ち切ったときに命令
バッファ内に残っている命令を利用することもできる。
例えば、分岐命令の分岐先が命令バッファ内にある場合
は、命令バッファ内に残っている分岐先の命令を実行す
ることができる。このことから、命令バッファのエリア
の使用効率を高めることができる。また、メモリからあ
らためて命令の読み出しは行わないため、メモリバスを
不必要に占有することを防止できる。
れているため、命令バッファに命令を取り込むと同時に
分岐命令が検出される。これにより、命令バッファへメ
モリデータ・レジスタの全ての命令を書き込む前に書き
込みを打ち切るため、命令バッファへ余分なデータが書
き込まれない。また、書き込みを打ち切ったときに命令
バッファ内に残っている命令を利用することもできる。
例えば、分岐命令の分岐先が命令バッファ内にある場合
は、命令バッファ内に残っている分岐先の命令を実行す
ることができる。このことから、命令バッファのエリア
の使用効率を高めることができる。また、メモリからあ
らためて命令の読み出しは行わないため、メモリバスを
不必要に占有することを防止できる。
以上、本発明を好ましい実施例について説明したが、本
発明は特許請求の範囲内において種々の実施の態様があ
りうる。
発明は特許請求の範囲内において種々の実施の態様があ
りうる。
第１図は、本発明実施例の概念的な構成図、 第２図、第３図、および第４図は第１図の装置の動作説
明図である。 MBUS……メモリデータ・バス、ABUS……メモリアドレス
・バス、IBUS……内部バス、MDR……メモリデータ・レ
ジスタ、IBR……命令バッファ、DT……分岐命令検出回
路、PC1−３……プログラムカウンタ、CR1,CR2……カウ
ンタ、DEC……デコーダ、FF……フリップ・フロップ回
路、COM1,COM2……比較器、CNT……制御回路。
明図である。 MBUS……メモリデータ・バス、ABUS……メモリアドレス
・バス、IBUS……内部バス、MDR……メモリデータ・レ
ジスタ、IBR……命令バッファ、DT……分岐命令検出回
路、PC1−３……プログラムカウンタ、CR1,CR2……カウ
ンタ、DEC……デコーダ、FF……フリップ・フロップ回
路、COM1,COM2……比較器、CNT……制御回路。
Claims (1)
- 【請求項１】メモリから命令を読み出して命令バッファ
に取り込み、取り込んだ命令に分岐命令が含まれている
ときは、分岐先の命令が前記命令バッファ内にあるか否
かを判別し、あるときは命令バッファ内の命令を使って
処理を行なうデータ処理装置における命令ループの捕捉
機構において、 前記メモリは、１回の命令転送で１バイトのデータがｍ
個（ｍは整数）読み出されるものであり、 ｍバイト分の容量をもち、メモリから１回の命令転送で
転送される命令がセットされるメモリデータ・レジスタ
と、 読み出しと書き込みが互いに独立に行なわれ、１ブロッ
クが１バイト分の容量になっていて、ブロック毎にアド
レスが割付けられていて、前記メモリデータ・レジスタ
にセットされたデータが１バイト毎に各ブロックに順番
にかつ循環的に書き込まれる命令バッファと、 この命令バッファと並列に接続されていて、前記メモリ
データ・レジスタから出力さされるデータを監視して無
条件分岐命令と条件付き分岐命令とを識別して表示する
分岐命令検出回路と、 この分岐命令検出回路の表示に従って、無条件分岐命令
の検出が表示されたときはその命令までを前記命令バッ
ファに書き込ませそれ以降の命令の書き込みは打ち切
り、条件付き分岐命令の検出が表示されたときはその命
令に続く１つの命令までを前記命令バッファに書き込ま
せそれ以降の命令の書き込みは打ち切る制御手段と、 を具備したことを特徴とするデータ処理装置における命
令ループの捕捉機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043504A JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043504A JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159154A JPS58159154A (ja) | 1983-09-21 |
| JPH0743647B2 true JPH0743647B2 (ja) | 1995-05-15 |
Family
ID=12665548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043504A Expired - Lifetime JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743647B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714994A (en) * | 1985-04-30 | 1987-12-22 | International Business Machines Corp. | Instruction prefetch buffer control |
| JPH05241827A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ibaraki Ltd | 命令バッファ制御装置 |
| DE69718278T2 (de) * | 1996-10-31 | 2003-08-21 | Texas Instruments Inc., Dallas | Methode und System zur Einzel-Zyklus-Ausführung aufeinanderfolgender Iterationen einer Befehlsschleife |
| US6505295B1 (en) | 1997-02-17 | 2003-01-07 | Hitachi, Ltd. | Data processor |
| DE50004566D1 (de) * | 1999-03-17 | 2004-01-08 | Infineon Technologies Ag | Cachen kurzer programmschleifen innerhalb eines instruktions-fifos |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136037A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | Memoriseigyohoshiki |
| JPS54100635A (en) * | 1978-01-25 | 1979-08-08 | Nec Corp | Information processor |
-
1982
- 1982-03-18 JP JP57043504A patent/JPH0743647B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159154A (ja) | 1983-09-21 |
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