JP2003036248A

JP2003036248A - シングルチップマイクロプロセッサに用いる小規模プロセッサ

Info

Publication number: JP2003036248A
Application number: JP2001225073A
Authority: JP
Inventors: Yoshio Yoshioka; 良雄吉岡
Original assignee: NEC Software Tohoku Ltd
Current assignee: NEC Solution Innovators Ltd
Priority date: 2001-07-25
Filing date: 2001-07-25
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】シングルチップマイクロプロセッサに搭載し
て、多機能化と高速処理とを可能とする。【解決手段】処理、メモリ、管理それぞれの機能を分
担するもので、１２バイト長のパケットを扱うシフトレ
ジスタ６８で単方向にループ状に配置されており、パケ
ットを受取る受信パケット部６２、パケットを送出する
送信パケット部６３、１６個のメモリブロックで構成さ
れる４キロバイトの仮想メモリ６１、プログラムカウン
タ６５、一部をスタックポインタとする１６個の汎用レ
ジスタ６６、および３キロバイトのスタックメモリ６７
と、上記構成要素それぞれを制御して、外部からパケッ
トで受取る命令に基づく機能を処理する制御部６４とを
仮想的に備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シングルチップマ
イクロプロセッサで用いる小規模プロセッサに関し、特
に、従来同等の大きさのＩＣチップにも拘わらず一層の
高速処理を可能にするための小規模プロセッサに関す
る。

【０００２】

【従来の技術】近年、マイクロプロセッサの高性能化に
あって、複雑な命令もできるだけ小さな命令セットに簡
素化して多数のレジスタを用い、その処理の高速化を図
るＲＩＳＣ（Reduced Instruction Set Computer）手法
によってブレークスルーが起きたことは、よく知られて
いる。現在、このＲＩＳＣ手法の面影が薄れ、再び複雑
な命令セットを有して以前に用いられていたＣＩＳＣ
（Complex Instruction Set Computer）手法の方向に向
かっていると言われている。そして、インターネットの
展開および情報通信技術の進展とともに、マイクロプロ
セッサの高性能化に対する要求はますます高まってい
る。

【０００３】ここで、シングルチップマイクロプロセッ
サとして、例えば図８に示されるＩＣ（集積回路）チッ
プ１００について説明する。また、図８および図９を併
せ参照してＩＣチップ１００内部における信号およびデ
ータの伝達タイミングについて説明する。

【０００４】ＩＣチップ１００の制御部１０１は、デー
タを保持するレジスタ１０２にゲート開信号を送出す
る。ゲート開信号は伝送遅延をもってレジスタ１０２に
到着する。レジスタ１０２は内部のゲートを開いて保持
するデータを内部バス１０３へ送出する。ゲートが開く
動作に時間を要し遅延が生じる。内部バス１０３へ送出
されたデータは、データを受けるレジスタ１０４のゲー
トに、内部バス１０３の長さ分による遅延をもって到着
する。レジスタ１０４は制御部１０１から送られるラッ
チ信号により到着したデータを取り込むこととなる。

【０００５】すなわち、制御部１０１がゲート開信号を
送出した後ラッチ信号を送出するまでの時間が、５０％
クロックパルスのほぼ中央となる。従って、レジスタ１
０２とレジスタ１０４とがＩＣチップ１００内部の両端
に配置されていた場合、動作クロック周期の「１／４」
でなければならないことが分かる。この結果、１００ｐ
ｓ周期のクロックで動作させる場合、一辺が５ｍｍ以下
のＩＣチップでなければならない。

【０００６】一方、高速演算を行なうために複数の演算
器を設けて演算を同時に行なう並列処理方式がある。す
なわち、一連のデータに同一種の演算を行なうために有
効である、演算を小ステップに分割し各ステップを１ク
ロックで行なう演算ステージを連結してパイプラインを
構成し処理するパイプライン処理である。

【０００７】

【発明が解決しようとする課題】上述した従来のシング
ルチップマイクロプロセッサが高速化を図るためには、
次のような問題点がある。

【０００８】第１は、プロセッサの構成要素を近接配置
して小形化し搭載するチップの大きさを小さくする必要
があるので、製造が困難であるということである。

【０００９】第２は、パイプライン処理にはパイプのス
テージ数を増やす必要があり、制御が複雑になるので、
現実的に高性能化は困難であるということである。

【００１０】本発明の課題は、このような問題点を解決
し、従来同等の大きさのＩＣチップにも拘わらず一層の
高速処理を可能にするシングルチップマイクロプロセッ
サで用いる小規模プロセッサを提供することである。

【００１１】

【課題を解決するための手段】高速化の上記問題点を解
決するために、ＲＩＳＣ手法に戻って、シングルチップ
マイクロプロセッサに、小規模プロセッサによる機能分
散かつ並列処理を採用することとした。

【００１２】本発明による小規模プロセッサは、一つの
チップ内で、単方向にループ状に複数のシフトレジスタ
を接続して形成する通信用伝送路に所定の固定長を有す
るパケットを転送し前記シフトレジスタそれぞれに接続
して前記固定長パケットを授受するものであって、前記
シフトレジスタを入出力部とすると共に、基本的なメモ
リおよびプロセッサユニットを備え、一つの小規模プロ
セッサは外部から割込み信号を受けると共に残りの小規
模プロセッサの状態を管理する割込み管理プロセッサと
して、他の一つは、外部の実メモリと接続して仮想メモ
リを形成することにより、シングルチップマイクロプロ
セッサを構成する小規模プロセッサのメモリ容量の拡張
に寄与するメモリ管理プロセッサとして、更に他の一つ
は共有するメモリを管理する共有メモリ管理プロセッサ
として、かつ残る小規模プロセッサが前記割込み管理プ
ロセッサに指示を受けて前記メモリから命令を取り出し
所定の処理を実行する処理プロセッサとして、それぞれ
が分担する機能を発揮することを特徴としている。

【００１３】このような小規模プロセッサを複数個並列
に備えるシングルチップマイクロプロセッサは、複数の
小規模プロセッサそれぞれが分散的機能であるため小型
化され、かつループ状の通信用伝送路で連結して並列動
作し、更に固定長パケットによりデータが転送されるた
め、従来と同等の大きさのＩＣチップにおいて一層の高
速動作を可能としている。

【００１４】また、小規模プロセッサそれぞれはその並
列処理によって種々の処理プログラムを実行することが
できる。更に固定長パケットは、例えば１２バイト長と
いう比較的短く適切な長さなので、データの転送および
処理の高速化に有効である。

【００１５】また、小規模プロセッサの具体的な手段の
一つは、それぞれのプロセッサが、第１および第２の内
部バスとデータバスおよびアドレスバスとを有し、第１
の内部バスには、少なくとも二つの汎用レジスタ、プロ
セッサを制御する制御部と接続する命令レジスタ、演算
部、前記データバスとの間に備えられるバスゲート、並
びに第２の内部バスとの間に備えられるプログラムカウ
ンタ、スタックポインタ、およびプロセッサを制御する
制御部と接続する命令レジスタを接続し、第２の内部バ
スには更に前記アドレスバスとの間に備えられるアドレ
スバッファを接続し、前記データバスとアドレスバスと
の間には読取り専用メモリおよび読み書き自由なメモリ
並びに前記シフトレジスタ部を接続して構成されている
ことである。

【００１６】上記演算部、第１の内部バス、およびデー
タバスそれぞれは８ビット、第２の内部バスおよびアド
レスバスそれぞれは１６ビット、並びに読取り専用メモ
リおよび読み書き自由なメモリそれぞれは８キロバイ
ト、それぞれを処理すること、および制御部はワイヤー
ドロジックにより動作することが小規模プロセッサとし
て望ましい。

【００１７】また、シフトレジスタ部の一つの具体的な
構成は、構成要素と接続して全体の動作を制御する制御
部と、前位の小規模プロセッサから一つのパケット分ず
つのデータを受ける受信用シフトレジスタと、前記デー
タバスに送出するデータを前記受信用シフトレジスタか
ら受けて格納する受信レジスタと、内部から後位へ送出
するデータを前記データバスから受けて格納する送信レ
ジスタと、内部に取り込まず中継転送するデータを前記
受信用シフトレジスタからゲートを介して直接受ける一
方、内部から送出するデータを前記送信レジスタから受
けて格納し前記制御部の制御を受けて後位へ送出する送
信用シフトレジスタとを備えることを特徴としている。

【００１８】

【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。図面は、画面の大きさに制
限があるため、本発明に係る主要部分のみが示され、基
本的に機能上で必要でも省略されているものがある。ま
た、図面上で記号のサフィックスは解読を容易にするた
め半角で示されている。

【００１９】図１は本発明の小規模プロセッサを機能分
散型に用いたシングルチップマイクロプロセッサの実施
の一形態を示すブロック図である。以後、小規模プロセ
ッサをＰＥ（Processor Element：プロセッサ素子)と呼
称する。

【００２０】図１に示されたシングルチップマイクロプ
ロセッサでは、ＩＣチップ１０に本発明による複数のＰ
Ｅとして、Ｎ個の処理プロセッサ１−１〜１−Ｎ、共有
メモリ管理プロセッサ２、メモリ管理プロセッサ３、お
よび割込み管理プロセッサ４が搭載され、更にＮ個のシ
フトレジスタ５−１〜５−Ｎおよび３個のシフトレジス
タ６−２〜６−４、並びにこれらシフトレジスタをこの
順序でシリアルにかつループ状に接続する通信用伝送路
７が搭載されている。

【００２１】ｋ番目の処理プロセッサ１−ｋはシフトレ
ジスタ５−ｋと接続される。共有メモリ管理プロセッサ
２、メモリ管理プロセッサ３、および割込み管理プロセ
ッサ４それぞれは、シフトレジスタ６−２〜６−４それ
ぞれと接続される。通信用伝送路７では、シフトレジス
タ５−１〜５−Ｎに続いてシフトレジスタ６−２〜６−
４それぞれが順次シリアルにループ状に接続されてい
る。

【００２２】図示されるシングルチップマイクロプロセ
ッサでは、シリコンＩＣの技術面において、シフトレジ
スタを１０ＧＨｚ以上のクロックで動作させ、シリアル
転送を実施するものとする。しかし、バイトシリアル転
送でも、またはパケット長分のパラレル転送を行っても
よい。パラレル転送の場合には上述したより低速なクロ
ックを用いることができる。また、シフトレジスタと各
小規模プロセッサとの間のパケット交換部分は、シフト
レジスタによる転送の部分を含めて、基本的にハ−ドウ
エアで実現することとする。なお、このパケット交換部
分はパケット交換専用プロセッサで実現することも可能
である。

【００２３】処理プロセッサ１は、内部にメモリを有し
て先取り実行を行なうと共にスタック領域も有してお
り、サブルーチンコールの戻り番地の格納、レジスタ内
容の一時退避、動的変数領域などに利用する。この処理
プロセッサ１は、割込みおよびプロセッサ管理を行なう
割込み管理プロセッサ４から起動パケットを受け取り、
そのパケットに入っている実行開始番地から取り出した
命令を実行するプロセッサである。処理プロセッサ１
は、メモリ管理プロセッサ３に対してメモリ読出しパケ
ットを送り、メモリ管理プロセッサ３のメモリに格納さ
れた命令を自己内部のメモリに読み込んでそのプログラ
ムを実行する。一連の処理が終れば、割込み管理プロセ
ッサ４に対して終了パケットを送る。また、子タスクを
実行する場合においても、割込み管理プロセッサにタス
ク実行要求パケットを送る。なお、リセット後の処理プ
ロセッサ１は休止状態となる。

【００２４】共有メモリ管理プロセッサ２は、各プロセ
ッサから読み書き可能な配列領域および情報交換のため
の共有メモリを有している。

【００２５】メモリ管理プロセッサ３は、メモリインタ
ーリーブ方式を採用して、外部の実メモリとアドレスバ
スおよびデータバスで形成されるバスにより接続されて
仮想メモリを形成しており、処理プロセッサ１から命令
読出しパケットを受けた際には、その指定番地から１ブ
ロック分の命令を順次読み出し、パケット発信元の処理
プロセッサ１に宛てて転送する。

【００２６】割込み管理プロセッサ４は上述したように
割込みおよびプロセッサ管理のためのプロセッサであ
る。従って、割込み管理プロセッサ４は処理プロセッサ
１が処理中状態か休止状態であるかを状態テーブルによ
り管理している。すなわち、外部からの割込み信号、ま
たは処理プロセッサ１からのタスク実行要求パケットに
よって、休止状態の処理プロセッサ１を探して、選択し
決定した処理プロセッサ１に対して起動パケットを送
る。なお、リセット時には、割込み管理プロセッサ４は
各処理プロセッサ１の故障などを含む状況を把握して状
態テーブルに記録する。また、割込み処理は休止状態の
処理プロセッサに割り当てる。なお、休止状態の処理プ
ロセッサがない場合、割込み処理のための待ち行列を作
る。この構成により割込み処理に移るための複雑なハ−
ドウエアが不用である。

【００２７】上述したように、機能分散された各ＰＥは
機能が小さいのでハードウエア量も少ない。すなわちＰ
Ｅは、割込み機能も必要とせず後述するようにプロセッ
サユニット部分だけで約６０００ゲート程度である。更
に、ＰＥは、並列および非同期で動作できる。従って高
速化が実現できる。

【００２８】次に、図２を参照してＰＥの一実施例につ
いて説明する。ＰＥの構成要素は通常のコンピュータに
用いられるものであり、動作は命令によりメモリから取
り出されるプログラムを用いてＰＥそれぞれに分散され
た機能を実施するので、ＰＥの内部構成についてのみ説
明する。

【００２９】図示されるＰＥには、８ビット汎用レジス
タのＡレジスタ１１およびＢレジスタ１２、８ビットの
演算部１３および内部バス１４、１６ビットのプログラ
ムカウンタ１５およびスタックポインタ１６、８ビット
の命令レジスタ１７、並びに制御部１８、１６ビットの
内部バス１９により構成されるＣＰＵ部２０が備えられ
ている。８ビットの演算部１３では、ゼロフラグ（Ｚ）
と、負フラグ（Ｍ）と桁上げ（Ｃ）との３つの条件コー
ドが含まれている。更に、ＣＰＵ部２０は、このＣＰＵ
部２０を外部に接続するバスゲート２１およびアドレス
バッファ２２を有している。

【００３０】また、ＰＥは、バスゲート２１およびアド
レスバッファ２２を介して接続するデータバス２３およ
びアドレスバス２４、８キロバイト程度のＲＯＭ（読取
り専用メモリ）２５およびＲＡＭ（読み書き自由なメモ
リ）２６、並びにパケット転送のためのシフトレジスタ
部２７を更に備え構成されている。

【００３１】ＣＰＵ部２０において、Ａレジスタ１１、
Ｂレジスタ１２、および演算部１３は内部バス１４と接
続してデータを授受する。プログラムカウンタ１５およ
びスタックポインタ１６は、一方で８ビットの内部バス
１４とデータを授受し、他方で１６ビットの内部バス１
９へデータを送出する。命令レジスタ１７は制御部１８
の制御を受け８ビットの内部バス１４とデータを授受す
る。

【００３２】バスゲート２１は、一方で内部バス１４と
また他方でデータバス２３とそれぞれデータを授受す
る。アドレスバッファ２２は１６ビットの内部バス１９
からデータを受けてアドレスバス２４へ送出する。ＲＯ
Ｍ２５、ＲＡＭ２６、およびシフトレジスタ部２７それ
ぞれは、一方でアドレスバス２４からデータを受け、他
方でデータバス２３とデータを授受する。

【００３３】上述したように、このＣＰＵ部２０のハー
ドウエア量は、約６０００ゲート程度であり、割込み機
能もなく、非常に単純な構成である。このようなＣＰＵ
部の例としては、初期の８ビットマイクロコンピュータ
から割込み機能およびインデックスレジスタを除いて形
成することができる。このように単純な構成ではハード
ウエア量が少ないので、制御部１８はワイヤードロジッ
クで十分であり、高速なものが実現できる。また、初期
の８ビットマイクロコンピュータにおけるインデックス
レジスタの代わりとして、メモリを利用した間接アドレ
ッシングを可能にする必要がある。

【００３４】図１０に、このＣＰＵ部における機械語命
令コード一覧についての一例が示されている。

【００３５】また、ＰＥに含まれるシフトレジスタ部は
１パケット分、１２バイト（９６ビット）程度の大きさ
であり、受信用シフトレジスタおよび送信用シフトレジ
スタを有しており、外部同期信号ＳＹＮによって送信用
シフトレジスタ内の送信パケットの送信を開始する。こ
の送信動作では、送信パケットのシリアルデータと、シ
フトを行なうクロック信号ＳＣＫが次の順位のＰＥに送
られる。次の順位のＰＥでは、前の順位のＰＥからのク
ロック信号ＳＣＫに従って、受信用シフトレジスタにシ
リアルデータを取り込む。すなわち、各ＰＥは、同期信
号ＳＹＮによって、個々に独立にパケット転送を開始す
る。

【００３６】次に図３に図２を併せ参照してシフトレジ
スタ部の一形態について説明する。

【００３７】図示されるシフトレジスタ部は、ｋ番目の
ＰＥ_ｋにおけるものであって、受信用シフトレジスタ３
１、受信レジスタ３２、データバス３３、送信レジスタ
３４、ゲート３５、および送信用シフトレジスタ３６、
並びに制御部３０により構成されている。送受信用のシ
フトレジスタ３１，３６および送受信レジスタ３２，３
４それぞれはゲート３５と共に１２バイト（９６ビッ
ト）長のパケットデータを処理する。

【００３８】受信用シフトレジスタ３１は、前位「ｋ−
１」番目のＰＥ_ｋ−１から受けるデータＤＴ_ｋ−１およ
び送信クロックＳＣＫ_ｋ−１を受けて、格納されていた
９６ビット（８ビット×１２）を受信レジスタ３２、ゲ
ート３５、および自己ＰＥ判定のため制御部３０へ送出
する。また、受信用シフトレジスタ３１に格納されてい
るパケットが自己ＰＥ宛てである場合、制御部３０から
送られる受信パケット取込み信号ＲＬ_ｋを所定時間の遅
れをもって受ける。

【００３９】受信レジスタ３２は、制御部３０から受信
パケット取込み信号ＲＬ_ｋを受けた際に、受信用シフト
レジスタ３１から受けた９６ビット（８ビット×１２）
を８ビットずつ１２個のゲート信号Ｇ０〜１１によりデ
ータバス３３へ送出する。

【００４０】データバス３３は、図２に示されるように
シフトレジスタ部をＣＰＵ部に接続しており、ＰＥ内部
に取り込むデータを受信レジスタ３２から受け、制御部
３０とデータの授受すると共に、ＰＥ内部から送信すべ
きデータを１２個の取込み信号Ｌ０〜１１により送信レ
ジスタ３４へ送る。

【００４１】送信レジスタ３４は、制御部３０から送信
パケット用ゲート開信号ＴＧ_ｋの反転信号を受けた際
に、データバス３３から受けた９６ビット（８ビット×
１２）の１パケット分を送信用シフトレジスタ３６へ送
る。

【００４２】ゲート３５は、受信用シフトレジスタ３１
に格納されているパケットが自己ＰＥ宛てでない場合、
受信用シフトレジスタ３１から受ける９６ビット（８ビ
ット×１２）を、制御部３０から受ける送信パケット用
ゲート開信号ＴＧ_ｋにより通過させて、送信用シフトレ
ジスタ３６へ送出する。

【００４３】送信用シフトレジスタ３６は、制御部３０
の制御を受け、ＰＥの内部から送出するデータを送信レ
ジスタ３４から直接、または前位から後位へ通過して送
出するデータを受信用シフトレジスタ３１からゲート３
５を介して、それぞれ受けた９６ビット（８ビット×１
２）を制御部３０から受ける送信パケット取込み信号Ｔ
Ｌ_ｋおよび送信クロックＳＣＫ_ｋによりシリアルデータ
ＤＴ_ｋとして後位のＰＥ_ｋ＋１へ送出する。

【００４４】また、制御部３０は、外部からクロック信
号ＣＬＫおよび同期信号ＳＹＮを、また受信用シフトレ
ジスタ３１からパケットのＰＥ番号領域を受け、パケッ
トの送受信を制御すると共に、上述した受信パケット取
込み信号ＲＬ_ｋおよび送信パケット取込み信号ＴＬ
_ｋと、送信パケット用ゲート開信号ＴＧ_ｋおよび送信ク
ロックＳＣＫ_ｋとを生成して送出する。

【００４５】図４は、制御部３０から送出される信号の
時間関係を示すものである。図示されるように、送信パ
ケット取込み信号ＴＬ_ｋに続いて、送信用シフトレジス
タ３６へ９６ビット（８ビット×１２）のシリアルデー
タＤＴ_ｋを送出するための送信クロックＳＣＫｋが送出
される。また、受信用シフトレジスタ３１に自己ＰＥ宛
てのパケットが格納されている場合には、次の送信パケ
ット取込み信号ＴＬ_ｋの送出前に受信パケット取込み信
号ＲＬ_ｋが受信レジスタ３２へ送られる。

【００４６】次に、図５を参照し図３の制御部３０にお
けるアドレスデコーダ部の構成について補足説明する。

【００４７】図示されるアドレスデコーダ部はデコーダ
４１，４２および否定的論理積回路４３を有している。
すなわち、制御部では、デコーダ４１がアドレス下位４
ビットＡ０〜Ａ３を入力して１６個のゲート開信号反転
Ｇ０〜Ｇ１５を、またデコーダ４２がラッチ（取込み）
信号反転Ｌ０〜Ｌ１５をそれぞれ復号し、データバスへ
のパケット入出力を制御する。各デコーダ４１，４２の
入力ゲートＧ１には、アドレスバスの上位ビットをデコ
ードした、シフトレジスタ部へのアクセス信号（Ｉ／
Ｏ）が入力される。また、デコーダ４１の入力ゲートＧ
２には、シフトレジスタ部に対する読み・書き（Ｒ／
Ｗ）反転信号が入力する。デコーダ４２の入力ゲートＧ
２には、上記読み・書き（Ｒ／Ｗ）反転信号とＣＰＵ部
の実行を司るイネーブル信号Ｅとを入力に接続する否定
的論理積回路４３の出力が接続されている。

【００４８】次に図６に図３を併せ参照して制御部３０
における送受信制御の回路構成について説明する。

【００４９】図示される回路は、比較回路５１、論理積
回路５２，５５，５６、セットリセット型フリップフロ
ップ回路（以後、ＲＳ−ＦＦと略称する）５３，５４、
およびゲート回路で形成される出力部５７により構成さ
れる。

【００５０】比較回路５１は受信パケットのＰＥ部分と
自己のＰＥ番号とを比較しその一致を論理積回路５２へ
接続する。論理積回路５２は、比較回路５１、受信パケ
ット取込み信号ＲＬおよびＲＳ−ＦＦ５３のＱバー出力
を入力しＰＥ_ｋの受信パケット取込み信号ＲＬ_ｋを出力
する。

【００５１】ＲＳ−ＦＦ５３は、最後の順番の取込み信
号Ｌ１５の反転信号をＲ入力に接続し、また遅延を加味
した論理積回路５２の出力をＳ入力に接続する。Ｑ出力
は出力部５７の入力に接続される。ＲＳ−ＦＦ５４は、
最初の順番における取り込み信号Ｌ０の反転信号をＳ入
力に接続し、論理積回路５５の出力をＲ入力に接続す
る。Ｑ出力は論理積回路５６の入力に接続しＱバー出力
は出力部５７の入力に接続される。

【００５２】論理積回路５５は、ＰＥ_ｋの送信パケット
取込み信号ＴＬ_ｋおよび論理積回路５６の出力を入力
に、出力をＲＳ−ＦＦ５４のＲ入力に接続する。論理積
回路５６は、ＲＳ−ＦＦ５４のＱ出力と空きパケット信
号とを入力し、出力をＰＥ_ｋの送信パケット用ゲート開
信号ＴＧ_ｋとして論理積回路５５に入力する。この空き
パケット信号は、受信用シフトレジスタ３１に格納され
ているパケットの先頭８ビットがゼロである場合に生成
される。

【００５３】出力部５７は、ＲＳ−ＦＦ５３のＱ出力お
よびＲＳ−ＦＦ５４のＱバー出力を入力し、最後のゲー
ト開反転信号Ｇバー１５により、Ｄ０出力に受信パケッ
トがあるか否かを、またＤ１出力に送信可能か否かを送
出する。

【００５４】次に、図７に図２を併せ参照してｋ番目の
仮想ＰＥ_ｋについて説明する。仮想的なＰＥは、図２の
実質構成を有するＰＥに図１０に示される機械語命令を
利用して実現される。

【００５５】仮想ＰＥ_ｋは、メモリブロック１〜１６を
有する仮想メモリ６１、受信パケット部６２、送信パケ
ット６３、制御部６４、プログラムカウンタ６５、汎用
レジスタ０〜１５を有するレジスタ６６、およびスタッ
クメモリ６７，並びにシフトレジスタ部６９により構成
される。メモリブロック１〜１６それぞれは２５６バイ
トの容量を、またスタックメモリは３キロバイトの容量
を有し、シフトレジスタ部６８は上述したように１２バ
イト長のパケットを処理できる。

【００５６】仮想メモリ６１は、一方でシフトレジスタ
部６８からデータを受け、他方で制御部６４とデータを
授受する。受信パケット部６２は、シフトレジスタ部６
８から受ける受信パケットを制御部６４へ送る。送信パ
ケット部６３は制御部６４からシフトレジスタ部６８へ
送信パケットを送る。制御部６４は全ての構成要素と接
続して動作を実行し、命令された機能を発揮する。プロ
グラムカウンタ６５、汎用レジスタ６６およびスタック
メモリ６７それぞれは制御部６４と接続してデータを授
受する。

【００５７】すなわち、ＣＰＵ部は、１６個の１６ビッ
ト汎用レジスタ０〜１５、プログラムカウンタ、１６ビ
ット演算器および３２ビット演算器などからなる。そし
て、連続する２つの汎用レジスタで３２ビットの数値を
表現でき、３２ビットの整数演算および浮動小数点演算
を可能とする高級機械語命令を実現する。上記汎用レジ
スタ１５はスタックポインタとして用いる。また、８キ
ロバイトのＲＡＭのうち、３キロバイトはサブルーティ
ンコールおよびレジスタ退避などのスタック領域とし
て、４キロバイトは仮想メモリ領域として、残りの１キ
ロバイトはワーク領域として利用する。これによって、
同じ処理を行なうプログラムを実行する場合、このよう
な仮想プロセッサの構成によりプログラム量が減少する
ので、プログラムの転送オーバヘッドを減少させること
ができる。

【００５８】図１１および図１２に仮想ＰＥにおけるア
センブリ言語と機械語命令コードとを命令・コード・機
能に対応させて示す。

【００５９】次に、図５および図１１，１２に示される
仮想ＰＥを、図１０に示される機械語命令を用いてエミ
ュレートする。図１１，１２はそのプロセッサの機械語
命令であり，この中には連続する２つの汎用レジスタに
よって３２ビットの数値を表現でき、３２ビットの整数
演算、浮動小数点演算などの機械語命令が含まれる。ま
た，仮想メモリも図１０に示す機械語命令を利用してソ
フトウエア的に実現可能である。

【００６０】次に、図２から図６までを併せ参照してシ
フトレジスタ部の動作機能について説明する。

【００６１】シフトレジスタ部の構成は、図３，５およ
び図６に示されている。

【００６２】シフトレジスタ部では、外部から受ける同
期信号ＳＹＮまたはＰＥ_ｋで生成される送信パケット取
込み信号ＴＬ_ｋによって、受信パケットがこのＰＥ_ｋ宛
でない場合には受信用シフトレジスタ３１からゲート３
５を介して、または受信用シフトレジスタ３１が空の場
合には送信レジスタ３４から直接、送信すべきパケット
を送信用シフトレジスタ３６に取り込む。

【００６３】その後、外部から受けるクロック信号ＣＬ
Ｋに基づいて１パケット分の９６ビットに対応するシフ
ト信号となる送信クロックＳＣＫ_ｋを生成し、これを送
信用シフトレジスタ３６に入れるとシリアルデータＤＴ
_ｋが出力され、後の順位のＰＥ_ｋ＋１に送られる。更に
その後、このＰＥ_ｋの受信用シフトレジスタ３１に取り
込まれた受信パケットに含まれる宛先ＰＥ番号と自プロ
セッサ番号ＰＥ_ｋとが図６の比較回路５１によって比較
される。ＰＥ番号が８ビットで表現されている場合、比
較回路５１は、８個の排他的論理和回路と、８つの入力
を有する否定的論理和回路で構成される。

【００６４】比較結果が等しければ、受信パケット取込
み信号ＲＬ_ｋによってそのパケットが受信レジスタ３２
に取り込まれる。これと同時に、受信用シフトレジスタ
３１がクリアされ空パケットとなる。これら送信・受信
それぞれのレジスタへの読み書きはメモリをアクセスす
る一つの方法であるメモリマップドＩ／Ｏで行なう。す
なわち、送信パケットはＩ／Ｏ番地の下位「０〜Ｂ」に
書き込み、受信パケットはＩ／Ｏ番地の下位「０〜Ｂ」
を読み出せばよい。すなわち、送信パケットでは取込み
信号Ｌ０，Ｌ１，〜Ｌ１１が低レベルになり、受信パケ
ットではゲート開信号Ｇ０，Ｇ１，〜Ｇ１１が低レベル
になる。なお、図示されるフリップフロップＲＳ−ＦＦ
５３，５４とＩ／Ｏ番地の下位が「Ｆ」とによって、受
信パケットがあるか否かをＤ０出力により、また送信可
能か否かをＤ１出力により判断することができる。

【００６５】また図１３以降に、仮想プロセッサの機械
語命令実行部を除く具体的な処理プロセッサのプログラ
ムにおける一例を部分的に示す。このプログラムリスト
において「ｌｄａｌｓｈｉｎ＋１５」命令または「ｌ
ｄａｌｓｈｏｔ＋１５」命令を実行し、Ａレジスタの
最下位ビットが「１」であれば受信パケットがあること
を意味し、下から２ビット目が「０」であればパケット
を送信できることを意味する。受信パケットは「ｌｓｈ
ｉｎ＋０〜ｌｓｈｉｎ＋１１」から読み出すこと、また
送信パケットは「ｌｓｈｏｔ＋０〜ｌｓｈｏｔ＋１１」
へ書き込むことによってパケット処理を行うことができ
る。ただし、受信パケットを処理した場合は「ｓｔａ
ｌｓｈｉｎ＋１５」の命令を実行して受信可能状態にす
る必要がある。また、パケットを送信する場合、最後に
「ｓｔａｌｓｈｏｔ」を実行してパケットの最上位バ
イトを格納するとともに、パケット送信要求を出す必要
がある。

【００６６】上記説明では、各小規模プロセッサが独立
し非同期状態でプログラム処理することのみ説明した
が、、データフロー処理方式を実装して種々の処理プロ
グラムを順次処理する並列コンピュータである所謂ＬＳ
Ｃ（Loop Structured Computer)等にも適用可能であ
る。

【００６７】上記説明では、図示された機能ブロックを
参照しているが、機能の分離併合による配分などの変更
は上記機能を満たす限り自由であり、上記説明が本発明
を限定するものではない。

【００６８】

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵ部およびメモリを有する小規模のプロセッサが仮想
的にパケットの送受信部、仮想メモリ、プログラムカウ
ンタ、一部をスタックポインタとする汎用レジスタ、お
よびスタックメモリを備え、命令レジスタを有してこれ
らを制御する制御部が外部から受ける命令に基づいてこ
れを処理しその機能を発揮している。このように小規模
に形成されたプロセッサを機能的に分散し、シフトレジ
スタを用いて単方向にループ状に形成した構成とするこ
とにより、接近した配置が可能であり、転送データに比
較的短い１２バイトによる固定長のパケットを用いてそ
れぞれが受取った命令のみを非同期で並列処理できる機
能分散された小規模プロセッサが得られる。従って、こ
の構成を有する小規模プロセッサを搭載するシングルチ
ップマイクロプロセッサは、データの短時間による内部
転送と、並列処理による多機能化とが可能となり、従来
同等の大きさのＩＣチップにも拘わらず一層の高速処理
を可能にするという効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の小規模プロセッサを用いたシングルチ
ップマイクロプロセッサの実施の一形態を示す機能ブロ
ック図である。

【図２】本発明による小規模プロセッサの実施の一形態
を示すブロック構成図である。

【図３】図２におけるシフトレジスタ部の実施の一形態
を示すブロック構成図である。

【図４】図３における主要信号の時間関係の一形態を示
すタイムチャートである。

【図５】図３の制御部における部分詳細（アドレスデコ
ーダ部）の実施の一形態を示すブロック構成図である。

【図６】図３の制御部における部分詳細（制御・ステー
タス部）の実施の一形態を示すブロック構成図である。

【図７】図２に対して仮想の機能ブロックによる一形態
を示す構成図である。

【図８】従来の一例を示す機能ブロック図である。

【図９】図８における信号およびデータの時間関係に係
る一例を示すタイムチャートである。

【図１０】本発明におけるアセンブリ言語と機械語命令
コードとの対比の一形態を示す図である。

【図１１】本発明における仮想プロセッサのアセンブリ
言語と機械語命令コードとを対比する一形態の一部分を
示す図である。

【図１２】図１１に対し残り部分を示す図である。

【図１３】本発明による処理プロセッサのプログラムの
一形態における一部分を示す図である。

【図１４】図１３に続く一部分を示す図である。

【図１５】図１４に続く一部分を示す図である。

【図１６】図１５に続く一部分を示す図である。

【図１７】図１６に続く一部分を示す図である。

【図１８】図１７に続く一部分を示す図である。

【符号の説明】

１−１、１−２、１−Ｎ処理プロセッサ２共有メモリ管理プロセッサ３メモリ管理プロセッサ４割込み管理プロセッサ５−１、５−２、５−Ｎ，６−２、６−３、６−４
シフトレジスタ７通信用伝送路１０ＩＣチップ１１Ａレジスタ１２Ｂレジスタ１３演算部１４、１９内部バス、１５、６５プログラムカウンタ１６スタックポインタ１７命令レジスタ１８、３０、６４制御部２０ＣＰＵ部２１バスゲート２２アドレスバッファ２３、３３データバス２４アドレスバス２５ＲＯＭ２６ＲＡＭ２７、６８シフトレジスタ部３１受信用シフトレジスタ３２受信レジスタ３４送信レジスタ３５ゲート３６送信用シフトレジスタ４１、４２デコーダ５１比較回路５３、５４ＲＳ−ＦＦ５７出力部６０ＰＥ(プロセッサ・エレメント) ６１仮想メモリ６２受信パケット部６３送信パケット部６６汎用レジスタ６７スタックメモリ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B045 GG11 5B062 AA03 CC04 FF05 JJ01

Claims

【特許請求の範囲】

【請求項１】シングルチップマイクロプロセッサ内
で、単方向にループ状に複数のシフトレジスタを接続し
て形成する通信用伝送路に所定の固定長を有するパケッ
トを転送し前記シフトレジスタそれぞれに接続して前記
固定長パケットを授受するものであって、前記シフトレ
ジスタを入出力部とすると共に、基本的なメモリおよび
プロセッサユニットを備え、一つは外部から割込み信号
を受けると共に残りの小規模プロセッサの状態を管理す
る割込み管理プロセッサとして、他の一つは、外部の実
メモリと接続して仮想メモリを形成することにより、シ
ングルチップマイクロプロセッサを構成する小規模プロ
セッサのメモリ容量の拡張に寄与するメモリ管理プロセ
ッサとして、更に他の一つは共有するメモリを管理する
共有メモリ管理プロセッサとして、かつ残る小規模プロ
セッサが前記割込み管理プロセッサに指示を受けて前記
メモリから命令を取り出し所定の処理を実行する処理プ
ロセッサとして、それぞれの機能を発揮することを特徴
とする小規模プロセッサ。
【請求項２】請求項１において、それぞれが並列処理
を行なうことを特徴とする小規模プロセッサ。
【請求項３】請求項１において、前記シフトレジスタ
は、１２バイトの大きさを固定長とするパケットを処理
することを特徴とする小規模プロセッサ。
【請求項４】請求項１において、各プロセッサが小規
模プロセッサであって、第１および第２の内部バスとデ
ータバスおよびアドレスバスとを有し、第１の内部バス
には、少なくとも二つの汎用レジスタ、演算部、前記デ
ータバスとの間に備えられるバスゲート、並びに第２の
内部バスとの間に備えられるプログラムカウンタ、スタ
ックポインタ、およびプロセッサを制御する制御部と接
続する命令レジスタを接続し、第２の内部バスには更に
前記アドレスバスとの間に備えられるアドレスバッファ
を接続し、前記データバスとアドレスバスとの間には読
取り専用メモリおよび読み書き自由なメモリ並びに前記
シフトレジスタ部を接続して構成されることを特徴とす
る小規模プロセッサ。
【請求項５】請求項４において、演算部、第１の内部
バス、およびデータバスそれぞれは８ビット、第２の内
部バスおよびアドレスバスそれぞれは１６ビット、並び
に読取り専用メモリおよび読み書き自由なメモリそれぞ
れは８キロバイト、それぞれを処理することを特徴とす
る小規模プロセッサ。
【請求項６】請求項４において、制御部はワイヤード
ロジックにより動作することを特徴とする小規模プロセ
ッサ。
【請求項７】請求項４において、シフトレジスタ部
は、構成要素と接続して全体の動作を制御する制御部
と、前位の小規模プロセッサから一つのパケット分ずつ
のデータを受ける受信用シフトレジスタと、前記データ
バスに送出するデータを前記受信用シフトレジスタから
受けて格納する受信レジスタと、内部から後位へ送出す
るデータを前記データバスから受けて格納する送信レジ
スタと、内部に取り込まず中継転送するデータを前記受
信用シフトレジスタからゲートを介して直接受ける一
方、内部から送出するデータを前記送信レジスタから受
けて格納し前記制御部の制御を受けて後位へ送出する送
信用シフトレジスタとを備えることを特徴とする小規模
プロセッサ。