JPS58159154A - デ−タ処理装置における命令ル−プ捕捉機構 - Google Patents
デ−タ処理装置における命令ル−プ捕捉機構Info
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- JPS58159154A JPS58159154A JP4350482A JP4350482A JPS58159154A JP S58159154 A JPS58159154 A JP S58159154A JP 4350482 A JP4350482 A JP 4350482A JP 4350482 A JP4350482 A JP 4350482A JP S58159154 A JPS58159154 A JP S58159154A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理装置における命令ループの捕捉機
構の改良に関するものである。
構の改良に関するものである。
データ処理装置の処理速度の高速化を図るために、命令
ループの捕捉ということが行なわれる。
ループの捕捉ということが行なわれる。
命令ループの捕捉とは、命令バッファに複数の命令を一
挙に読み出すようにしたデータ処理装置において、プロ
グラムが、命令バッファに納まる複数の命令の範囲内で
ループをなし、何回か繰り返して実行される場合は、命
令バッフ？内の命令群を引き続き使用し、メモリからあ
らためて命令の読み出しは行なわないようにしたもので
ある。このようにすることにより、その闇は命令読み出
しサイクルが省略できるので、演算ユニットに対する命
令の供給がサイクル毎に行なえ、さらにオペランドの読
み出しと命令の読み出しとのぶつかり合いがなくなり、
命令ループの実行の高速化が実現できる。
挙に読み出すようにしたデータ処理装置において、プロ
グラムが、命令バッファに納まる複数の命令の範囲内で
ループをなし、何回か繰り返して実行される場合は、命
令バッフ？内の命令群を引き続き使用し、メモリからあ
らためて命令の読み出しは行なわないようにしたもので
ある。このようにすることにより、その闇は命令読み出
しサイクルが省略できるので、演算ユニットに対する命
令の供給がサイクル毎に行なえ、さらにオペランドの読
み出しと命令の読み出しとのぶつかり合いがなくなり、
命令ループの実行の高速化が実現できる。
命令ループの捕捉を行なう従来のデータ処理装置におい
ては、命令バッファは複数バイト分を１ブロツクとして
このブロックを複数個用いるようにしているため、ルー
プを捕捉するためには、命令バッファの中に分岐先の命
令が含まれるかどうかを検索し、含まれる場合にはその
分岐先の命令がどのブロックの何番目のバイトから始ま
るかを調べて命令レジスタに取り出すという操作が必要
になる。このような操作にはそれ相当の時間がかかるの
で、データ処理の高速化がいまひとつ徹底しないうらみ
がある。
ては、命令バッファは複数バイト分を１ブロツクとして
このブロックを複数個用いるようにしているため、ルー
プを捕捉するためには、命令バッファの中に分岐先の命
令が含まれるかどうかを検索し、含まれる場合にはその
分岐先の命令がどのブロックの何番目のバイトから始ま
るかを調べて命令レジスタに取り出すという操作が必要
になる。このような操作にはそれ相当の時間がかかるの
で、データ処理の高速化がいまひとつ徹底しないうらみ
がある。
本発明の目的は、命令バッファ内の分岐先命令の検索と
取り出しが簡単かつ高速におこなえるデータ処理装置を
提供することにある。
取り出しが簡単かつ高速におこなえるデータ処理装置を
提供することにある。
本発明の１番目のものは、Ｎビット単位のデータごとに
アドレスが付けられ１回の命令転送幅が−Ｎピットであ
るメモリを有するデータ処理装置を前提とするものであ
って下記の（ａ）−（＜１＞の要件からなる命令ループ
の捕捉機構によって上記の目的を達成したものである。
アドレスが付けられ１回の命令転送幅が−Ｎピットであ
るメモリを有するデータ処理装置を前提とするものであ
って下記の（ａ）−（＜１＞の要件からなる命令ループ
の捕捉機構によって上記の目的を達成したものである。
（ａ ）メモリからの１回の命令転送幅に等しい容量を
持ちメモリから転送された命令がセットされるメモリデ
ータ・レジスタ、 （ｂ）読み出しと書き込みが互いに独立に行なえるもの
であって前記メモリデータレジスタのデータがＮビット
ごとに一連のアドレスに順番にかつ循環的に書き込まれ
る命令バッファ、（Ｃ）メモリ読み出しのためのアドレ
スを計数するとともにその計数値の下位の複数のビット
によって前記命令バッファの書き込みアドレスを指定す
るメモリ読み出し用プログラムカウンタ、（ｄ ）命令
デコードのためのアドレスを計数するとともにその計数
値の下位の複数のビットによって前記命令バッファの読
み出しアドレスを指定する命令デコード用プログラムカ
ウンタ、（ｅ）前記メモリ読み出し用プログラムカウン
タの計数値よりも前記命令バッファの容量分だけ少ない
値を計数する第３のプログラムカウンタ、（ｉ分岐命令
実行時の分岐先アドレスを前記メモリ読み出し用プログ
ラムカウンタの計数値および前記第３のプログラムカウ
ンタの計数値と比較し分岐先アドレスがそれら計数値の
範囲内にあるときその旨を表示する比較手段、 （０）この比較手段の表示に従って分岐先アドレスが前
記の範囲内にあるときその分岐先アドレスを前記命令デ
コード用プログラムカウンタにセットする制御手段。
持ちメモリから転送された命令がセットされるメモリデ
ータ・レジスタ、 （ｂ）読み出しと書き込みが互いに独立に行なえるもの
であって前記メモリデータレジスタのデータがＮビット
ごとに一連のアドレスに順番にかつ循環的に書き込まれ
る命令バッファ、（Ｃ）メモリ読み出しのためのアドレ
スを計数するとともにその計数値の下位の複数のビット
によって前記命令バッファの書き込みアドレスを指定す
るメモリ読み出し用プログラムカウンタ、（ｄ ）命令
デコードのためのアドレスを計数するとともにその計数
値の下位の複数のビットによって前記命令バッファの読
み出しアドレスを指定する命令デコード用プログラムカ
ウンタ、（ｅ）前記メモリ読み出し用プログラムカウン
タの計数値よりも前記命令バッファの容量分だけ少ない
値を計数する第３のプログラムカウンタ、（ｉ分岐命令
実行時の分岐先アドレスを前記メモリ読み出し用プログ
ラムカウンタの計数値および前記第３のプログラムカウ
ンタの計数値と比較し分岐先アドレスがそれら計数値の
範囲内にあるときその旨を表示する比較手段、 （０）この比較手段の表示に従って分岐先アドレスが前
記の範囲内にあるときその分岐先アドレスを前記命令デ
コード用プログラムカウンタにセットする制御手段。
本発明の２番目のものは、Ｎビット単位のデータごとに
アドレスが付けられ１回の命令転送幅がＩＮビットであ
るメモリを有するデータ処理装置を前提とするものであ
って下記の（ａ）−（ｈ）の要件からなる命令ループの
捕捉機構によって上記の目的を達成したものである。
アドレスが付けられ１回の命令転送幅がＩＮビットであ
るメモリを有するデータ処理装置を前提とするものであ
って下記の（ａ）−（ｈ）の要件からなる命令ループの
捕捉機構によって上記の目的を達成したものである。
（ａ）メモリからの１回の命令転送幅に等しい容量を持
ちメモリから転送された命令がセットされるメモリデー
タ・レジスタ、 （ｂ）読み出しと書き込みが互いに独立に行なえるもの
であって前記メモリデータレジスタのデータがＮビット
ごとに一連のアドレスに順番にかつ循環的に書き込まれ
る命令バッファ、（Ｃ）メモリ読み出しのためのアドレ
スを計数するとともにその計数値の下位の複数のピット
によって前記命令バッファの書き込みアドレスを指定す
るメモリ読み出し用プログラムカウンタ、（ｄ ）命令
デコードのためのアドレスを計数するとともにその計数
値の下位の複数のピットによって前記命令バッファの読
み出しアドレスを指定する命令デコード用プログラムカ
ウンタ、＜６ ＞前記メモリ読み出し用プログラムカウ
ンタの計数値よりも前記命令バッファの容量分だけ少な
い値を計数する第３のプログラムカウンタ、（ｆ＞分岐
命令実行時の分岐先アドレスを前記メモリ読み出し用プ
ログラムカウンタの計数値および前記第３のプログラム
カウンタの計数値と比較し分岐先アドレスがそれら計数
値の範囲内にあるときその旨を表示する比較手段、 （ｇ）前記メモリデータ・レジスタから出力されるデー
タを監視して無条件分岐命令と条件付き分岐命令とを識
別して表示する分岐命令検出回路、（ｈ）この分岐命令
検出回路の表示に従って、無条件分岐命令の検出が表示
されたときはその命令までを前記命令バッフ？に書きこ
ませ、条件付き分岐命令の検出が表示されたときはその
命令に続く１つの命令までを前記命令バッフ？に書き込
ませ、また前記比較手段の表示に従って分岐先アドレス
が前記の範囲内にあるときはその分岐先アドレスを前記
命令デコード用プログラムカウンタにセットする制御手
段。
ちメモリから転送された命令がセットされるメモリデー
タ・レジスタ、 （ｂ）読み出しと書き込みが互いに独立に行なえるもの
であって前記メモリデータレジスタのデータがＮビット
ごとに一連のアドレスに順番にかつ循環的に書き込まれ
る命令バッファ、（Ｃ）メモリ読み出しのためのアドレ
スを計数するとともにその計数値の下位の複数のピット
によって前記命令バッファの書き込みアドレスを指定す
るメモリ読み出し用プログラムカウンタ、（ｄ ）命令
デコードのためのアドレスを計数するとともにその計数
値の下位の複数のピットによって前記命令バッファの読
み出しアドレスを指定する命令デコード用プログラムカ
ウンタ、＜６ ＞前記メモリ読み出し用プログラムカウ
ンタの計数値よりも前記命令バッファの容量分だけ少な
い値を計数する第３のプログラムカウンタ、（ｆ＞分岐
命令実行時の分岐先アドレスを前記メモリ読み出し用プ
ログラムカウンタの計数値および前記第３のプログラム
カウンタの計数値と比較し分岐先アドレスがそれら計数
値の範囲内にあるときその旨を表示する比較手段、 （ｇ）前記メモリデータ・レジスタから出力されるデー
タを監視して無条件分岐命令と条件付き分岐命令とを識
別して表示する分岐命令検出回路、（ｈ）この分岐命令
検出回路の表示に従って、無条件分岐命令の検出が表示
されたときはその命令までを前記命令バッフ？に書きこ
ませ、条件付き分岐命令の検出が表示されたときはその
命令に続く１つの命令までを前記命令バッフ？に書き込
ませ、また前記比較手段の表示に従って分岐先アドレス
が前記の範囲内にあるときはその分岐先アドレスを前記
命令デコード用プログラムカウンタにセットする制御手
段。
以下、実施例によって本発明の詳細な説明する。
第１図は、本発明実施例の概念的構成図であって、命令
ループ捕捉機能に着目して表現したデータ処理装置のプ
ロセッサの部分的構成図である。第１図において、ＭＢ
ＵＳはメモリデータ・バス（Ｍバス）、ＡＢＬＪＳはメ
モリアドレス・バス（Ａバス）、ＩＢＵＳはプロセッサ
の内部バスである。
ループ捕捉機能に着目して表現したデータ処理装置のプ
ロセッサの部分的構成図である。第１図において、ＭＢ
ＵＳはメモリデータ・バス（Ｍバス）、ＡＢＬＪＳはメ
モリアドレス・バス（Ａバス）、ＩＢＵＳはプロセッサ
の内部バスである。
ＭＤＲはメモリデータ・レジスタであって、ここでは８
バイトの容量を持つ例が示されている。メモリデータ・
レジスタＭＤＲは一般的にはＮビット単位のデータをｌ
個セットできるものであってよい。ＧＯ−０７は各バイ
トごとに設けられた命令レジスタの出力ゲートである。
バイトの容量を持つ例が示されている。メモリデータ・
レジスタＭＤＲは一般的にはＮビット単位のデータをｌ
個セットできるものであってよい。ＧＯ−０７は各バイ
トごとに設けられた命令レジスタの出力ゲートである。
ＤＥＣは出力ゲートＧｏ−０７の開閉を制御するデコー
ダである。
ダである。
このデコーダに対するコード入力信号はカウンタＣＲ１
，から与えられる。
，から与えられる。
ＤＴは分岐命令検出回路であって、メモリデータ・レジ
スタＭＤＨの出力データの中から分岐命令を検出し、無
条件分岐命令と条件付き分岐命令とを区別して表示する
ものである。
スタＭＤＨの出力データの中から分岐命令を検出し、無
条件分岐命令と条件付き分岐命令とを区別して表示する
ものである。
ｒＢＲは命令バッファであり、１ブロツクの容量は１バ
イトである。ここではそのようなブロックの数が１６で
ある例が示されている。この命令バッファには、命令レ
ジスタＭＤＲの出力データがバイトごとに各ブロックに
書き込まれる。これらのデータは１バイトずつ適宜に読
み出されて、図示しないプロセッサの命令レジスタまた
は演算ユニットに与えられる。
イトである。ここではそのようなブロックの数が１６で
ある例が示されている。この命令バッファには、命令レ
ジスタＭＤＲの出力データがバイトごとに各ブロックに
書き込まれる。これらのデータは１バイトずつ適宜に読
み出されて、図示しないプロセッサの命令レジスタまた
は演算ユニットに与えられる。
ＰＣＩは命令デコード用のプログラムカウンタであって
、デコードすべき命令のアドレスを計数するものであり
、かつその計数値の下位の４ピツトによって命令バッフ
ァｒＢＲの読み出しアドレス（Ｂアドレス）を指定する
ものである。ＰＯ２はメモリ読み出し用のアドレスカウ
ンタであって、その計数値によってメモリの読み出しア
ドレスを指定するものであり、かつその計数値の下位の
４ピツトで命令バッファＩＢＲの書き込みアドレス（Ａ
アドレス）を指定するものである。これらプログラムカ
ウンタの初期値は内部バスｔ ｓｕｓから設定される。
、デコードすべき命令のアドレスを計数するものであり
、かつその計数値の下位の４ピツトによって命令バッフ
ァｒＢＲの読み出しアドレス（Ｂアドレス）を指定する
ものである。ＰＯ２はメモリ読み出し用のアドレスカウ
ンタであって、その計数値によってメモリの読み出しア
ドレスを指定するものであり、かつその計数値の下位の
４ピツトで命令バッファＩＢＲの書き込みアドレス（Ａ
アドレス）を指定するものである。これらプログラムカ
ウンタの初期値は内部バスｔ ｓｕｓから設定される。
プログラムカウンタＰＣ２の計数値は出力ゲートＧ９を
通じてメモリアドレス・バスＡＢＵＳに出力される。メ
モリアドレス・バスＡＢＵＳ上のアドレスによって、図
示しないメモリから命令の読み出しが行なわれる。メモ
リからは１回のアドレス指定で、命令を構成するデータ
が８バイト連続して読みだされる。なおメモリアドレス
・バスＡＢＵＳは図示しない機構によりオペランドのア
ドレスの転送にも使用される。
通じてメモリアドレス・バスＡＢＵＳに出力される。メ
モリアドレス・バスＡＢＵＳ上のアドレスによって、図
示しないメモリから命令の読み出しが行なわれる。メモ
リからは１回のアドレス指定で、命令を構成するデータ
が８バイト連続して読みだされる。なおメモリアドレス
・バスＡＢＵＳは図示しない機構によりオペランドのア
ドレスの転送にも使用される。
ＰＯ２は第３のプログラムカウンタであって、その初期
値が内部バスＩＢＵＳから設定されるものである。この
プログラムカウンタの計数動作は、カウンタＣＲ２、フ
リップ・７０ツブ回路ＦＦ。
値が内部バスＩＢＵＳから設定されるものである。この
プログラムカウンタの計数動作は、カウンタＣＲ２、フ
リップ・７０ツブ回路ＦＦ。
およびゲートＧ８からなる回路によって制御される。カ
ウンタＣＲ２は、ここでは計数容量が命令バッファＩＢ
Ｒの容量に等しい１６で、そのキャリイ信号によって７
リツプ・７０ツブ回路ＦＦをセットするものであり、フ
リップ・７０ツブ回路ＦＦはそのＱ出力信号でゲートＧ
８の開閉を制御するものであり、ゲートＧ８はプログラ
ムカウンタＰＣ３の計数クロックの通過を制御するもの
である。
ウンタＣＲ２は、ここでは計数容量が命令バッファＩＢ
Ｒの容量に等しい１６で、そのキャリイ信号によって７
リツプ・７０ツブ回路ＦＦをセットするものであり、フ
リップ・７０ツブ回路ＦＦはそのＱ出力信号でゲートＧ
８の開閉を制御するものであり、ゲートＧ８はプログラ
ムカウンタＰＣ３の計数クロックの通過を制御するもの
である。
Ｃ０Ｍ１．Ｃ０Ｍ２は比較器であって、このうちＣＯＭ
Ｉは、プログラムカウンタＰＣ３の計数値を内部バスＩ
ＢＵＳから与えられるデータと比較して大小判別信号を
発生するものであり、Ｃ０Ｍ２はプログラムカウンタＰ
Ｃ２の計数値を内部バスＩＢＬＪＳから与えられるデー
タと比較して大小判別信号を発生するものである。比較
器Ｃ０Ｍ１は、内部バスＩ Ｂｕｓから与えられるデー
タがプログラムカウンタＰＣ３の計数値以上のときアク
ティブの出力信号を発生し、比較ｌＩＣ０Ｍ２は内部バ
スＩＢＵＳから与えられるデータがプログラムカウンタ
ＰＣ２の計数値より小さいときアクティブの出力信号を
発生する。すなわら、比較器Ｃ０Ｍ１．Ｃ０Ｍ２は、内
部バスＩＢＬＩＳから与えられるデータが、プログラム
カウンタＰＣ２，ＰＣ３の計数値によってそれぞれ規定
される上限値と下限値の範囲内にあるかどうかを判定す
る回路を構成する。これら比較器の出力信号はゲートＧ
１０の開閉条件とされる。
Ｉは、プログラムカウンタＰＣ３の計数値を内部バスＩ
ＢＵＳから与えられるデータと比較して大小判別信号を
発生するものであり、Ｃ０Ｍ２はプログラムカウンタＰ
Ｃ２の計数値を内部バスＩＢＬＪＳから与えられるデー
タと比較して大小判別信号を発生するものである。比較
器Ｃ０Ｍ１は、内部バスＩ Ｂｕｓから与えられるデー
タがプログラムカウンタＰＣ３の計数値以上のときアク
ティブの出力信号を発生し、比較ｌＩＣ０Ｍ２は内部バ
スＩＢＵＳから与えられるデータがプログラムカウンタ
ＰＣ２の計数値より小さいときアクティブの出力信号を
発生する。すなわら、比較器Ｃ０Ｍ１．Ｃ０Ｍ２は、内
部バスＩＢＬＩＳから与えられるデータが、プログラム
カウンタＰＣ２，ＰＣ３の計数値によってそれぞれ規定
される上限値と下限値の範囲内にあるかどうかを判定す
る回路を構成する。これら比較器の出力信号はゲートＧ
１０の開閉条件とされる。
ＣＮＴは制御回路である。この制御回路ＣＮＴは、前記
の分岐命令検出回路ＤＴの出力信号とゲートＧ１０の出
力信号を入力信号として、所定のシーケンスで上記の各
カウンタやフリップ・フロップ回路やゲートのためのク
ロック信号やその他の制御信号を発生するものである。
の分岐命令検出回路ＤＴの出力信号とゲートＧ１０の出
力信号を入力信号として、所定のシーケンスで上記の各
カウンタやフリップ・フロップ回路やゲートのためのク
ロック信号やその他の制御信号を発生するものである。
このように構成された装置の動作は次のとおりである。
まずメモリから最初の命令を読み出すものとすると、ア
ドレスカウンタＰ Ｃ１，Ｐ Ｃ２，Ｐ Ｃ３にメモリ
の読み出しアドレスがセットされ、がつカウンタＣＲ１
，ＣＲ２がクリアされ、フリップ・フロップ回路ＦＦが
リセットされる。そしてゲートＧ９が開かれて、プログ
ラムカウンタＰＣ２にセットされた読み出しアドレスが
メモリアドレス・バスＡＢＬＩＳに出力されてメモリの
読み出しが行なわれる。このとき、プログラムカウンタ
ＰＣＩ。
ドレスカウンタＰ Ｃ１，Ｐ Ｃ２，Ｐ Ｃ３にメモリ
の読み出しアドレスがセットされ、がつカウンタＣＲ１
，ＣＲ２がクリアされ、フリップ・フロップ回路ＦＦが
リセットされる。そしてゲートＧ９が開かれて、プログ
ラムカウンタＰＣ２にセットされた読み出しアドレスが
メモリアドレス・バスＡＢＬＩＳに出力されてメモリの
読み出しが行なわれる。このとき、プログラムカウンタ
ＰＣＩ。
ＰＯ２の下位の４ピツトによって命令バッファ■ＢＲの
読み出しアドレスと書き込みアドレスが指定される。
読み出しアドレスと書き込みアドレスが指定される。
メモリからは、読み出しアドレスを先頭として連続する
８つのアドレスから一連の８バイトのデータが読み出さ
れて、メモリデータ・レジスタＭＯＲにセットされる。
８つのアドレスから一連の８バイトのデータが読み出さ
れて、メモリデータ・レジスタＭＯＲにセットされる。
このときカウンタＣＲＩはクリアされていてその計数値
は０であるから、それをデコードした信号によりゲート
ＧＯが開いており、それを通じてメモリデータ・レジス
タＭＤＲの最初の１バイトが、プログラムカウンタＰＣ
２の計数値によって指定された命令バッファＩＢＲの１
つのブロックに書き込まれる。
は０であるから、それをデコードした信号によりゲート
ＧＯが開いており、それを通じてメモリデータ・レジス
タＭＤＲの最初の１バイトが、プログラムカウンタＰＣ
２の計数値によって指定された命令バッファＩＢＲの１
つのブロックに書き込まれる。
次にクロックパルスを１つプログラムカウンタＰＣ２と
カウンタＣＲ１，ＣＲ２にあたえてそれらの計数値をそ
れぞれ＋１する。そうすると、デコーダＤＥＣの出力信
号によりゲートＧ１が開いてメモリデータ・レジスタＭ
ＤＲの２バイト目が出力されて、命令バッファ１ＢＲの
次のブロックに書き込まれる。以下同様にして、メモリ
データ・レジスタＭＤＲのデータが１バイトずつ命令バ
ッファ１ＢＲの各ブロックに順番に書き込まれる。
カウンタＣＲ１，ＣＲ２にあたえてそれらの計数値をそ
れぞれ＋１する。そうすると、デコーダＤＥＣの出力信
号によりゲートＧ１が開いてメモリデータ・レジスタＭ
ＤＲの２バイト目が出力されて、命令バッファ１ＢＲの
次のブロックに書き込まれる。以下同様にして、メモリ
データ・レジスタＭＤＲのデータが１バイトずつ命令バ
ッファ１ＢＲの各ブロックに順番に書き込まれる。
命令バッファｉＢＲの書き込みアトＬ′スは、プログラ
ムカウンタＰＣ２の計数値の下七゛の数ビットであるか
ら、命令バッファＩＢＲの−き込みは循環的に行なわれ
る。
ムカウンタＰＣ２の計数値の下七゛の数ビットであるか
ら、命令バッファＩＢＲの−き込みは循環的に行なわれ
る。
メモリデータレジスタＭＤＲの８バイトのデータが全部
命令バッファＩＢＲに書き込まれたとき、プログラムカ
ウンタＰＣ２の計数値は１−８されている。このとき再
びゲートＧ９が開い１プログラムカウンタＰＣ２の計数
値がメモリアドレス・バスＡＢＵＳに出力される。そし
てそれによって次の８バイトのデータがメモリデータ・
“２°、タト：ＤＲに読み出される。この８バイトのデ
ータについても上記と同様にして命令バッファＩＢＲに
書き込まれる。
命令バッファＩＢＲに書き込まれたとき、プログラムカ
ウンタＰＣ２の計数値は１−８されている。このとき再
びゲートＧ９が開い１プログラムカウンタＰＣ２の計数
値がメモリアドレス・バスＡＢＵＳに出力される。そし
てそれによって次の８バイトのデータがメモリデータ・
“２°、タト：ＤＲに読み出される。この８バイトのデ
ータについても上記と同様にして命令バッファＩＢＲに
書き込まれる。
この２回目の８バイトの書き込みが完了したとき、カウ
ンタＣＲ２の計数値は１Ｂになる。そしてその次の８バ
イトの書き込み時の最初のクロックパルスが計数された
ときキャリイ信号が生じて、これによりフリップ・７０
ツブ回路ＦＦがセットされて、その出力信号によりゲー
トＧ８が開かれる。したがって、以後はゲートＧ８を通
じてプログラムカウンタＰＣ３にもクロックパルスが与
えられるので、このカウンタの計数値もクロックパルス
に従って増加する。このカウンタの計数値はプログラム
カウンタＰＣ２の計数値よりも１６だけ少ない値となり
、命令バッファＩＢＲにおける最も古いデータのアドレ
スを示す。そこでこのアドレスを命令バッファＩＢＲの
下限アドレスという。
ンタＣＲ２の計数値は１Ｂになる。そしてその次の８バ
イトの書き込み時の最初のクロックパルスが計数された
ときキャリイ信号が生じて、これによりフリップ・７０
ツブ回路ＦＦがセットされて、その出力信号によりゲー
トＧ８が開かれる。したがって、以後はゲートＧ８を通
じてプログラムカウンタＰＣ３にもクロックパルスが与
えられるので、このカウンタの計数値もクロックパルス
に従って増加する。このカウンタの計数値はプログラム
カウンタＰＣ２の計数値よりも１６だけ少ない値となり
、命令バッファＩＢＲにおける最も古いデータのアドレ
スを示す。そこでこのアドレスを命令バッファＩＢＲの
下限アドレスという。
これに対してプログラムカウンタＰＣ２の計数値は命令
バッファＩＢＲにおける次のデータの書き込みアドレス
を示しており、最新のデータのアドレスの１つ上のアド
レスを示している。このアドレスを命令バッファの上限
アドレスという。このような下限アドレスと上限アドレ
スがそれぞれ比較器Ｃ０Ｍ１．Ｃ０Ｍ２に比較の基準値
として与えられる。
バッファＩＢＲにおける次のデータの書き込みアドレス
を示しており、最新のデータのアドレスの１つ上のアド
レスを示している。このアドレスを命令バッファの上限
アドレスという。このような下限アドレスと上限アドレ
スがそれぞれ比較器Ｃ０Ｍ１．Ｃ０Ｍ２に比較の基準値
として与えられる。
一方、プログラムカウンタＰＣ１には独自のクロックパ
ルスが与えられて、その計数値に従って命令バッファＩ
ＢＲから命令が読み出され、図示しない演算ユニットに
おいてその実行が行なわれる。命令バッファＩＢＲのど
こまで命令の実行が済んだかは適宜のポインタによって
表示され、新たな命令の書き込みは実行の済まない命令
の上には行なわれないようになっている。
ルスが与えられて、その計数値に従って命令バッファＩ
ＢＲから命令が読み出され、図示しない演算ユニットに
おいてその実行が行なわれる。命令バッファＩＢＲのど
こまで命令の実行が済んだかは適宜のポインタによって
表示され、新たな命令の書き込みは実行の済まない命令
の上には行なわれないようになっている。
メモリデータ・レジスタＭＤＲから出力される命令は分
岐命令検出回路Ｄ１−・こよって監視され、分岐命令が
検出されたとき 才の旨が制御回路ＣＮＴに報知される
。分岐ｌｉｉ令（二は無条件分岐命令と条件付き分岐命
令とがあり、それらは区別して報知される。制御回路Ｃ
Ｎ Ｔ ＋ｔ、無条件分岐命令の検出が報知されたとき
、その命令までを命令バッファＩＢＨに書き込み、その
次の命令の書き込みは中止するが、これに対して条件付
き分岐命令の検出が報知されたときは、その次の命令ま
でを命令バッファ１ＢＲに書き込む。これは、無条件分
岐命令の場合は分岐先が現在実行中の命令のアドレスと
はかけ離れたところになるのが普通であって、命令バッ
ファの中には分岐先の命令が含まれないことが多いから
であり、条件付き分岐命令の場合は、命令バッファの内
に分岐先の命令が含まれる可能性が強く、かつ条件が成
立しないときの分岐先の命令が分岐命令の次にある可能
性が強いからである。
岐命令検出回路Ｄ１−・こよって監視され、分岐命令が
検出されたとき 才の旨が制御回路ＣＮＴに報知される
。分岐ｌｉｉ令（二は無条件分岐命令と条件付き分岐命
令とがあり、それらは区別して報知される。制御回路Ｃ
Ｎ Ｔ ＋ｔ、無条件分岐命令の検出が報知されたとき
、その命令までを命令バッファＩＢＨに書き込み、その
次の命令の書き込みは中止するが、これに対して条件付
き分岐命令の検出が報知されたときは、その次の命令ま
でを命令バッファ１ＢＲに書き込む。これは、無条件分
岐命令の場合は分岐先が現在実行中の命令のアドレスと
はかけ離れたところになるのが普通であって、命令バッ
ファの中には分岐先の命令が含まれないことが多いから
であり、条件付き分岐命令の場合は、命令バッファの内
に分岐先の命令が含まれる可能性が強く、かつ条件が成
立しないときの分岐先の命令が分岐命令の次にある可能
性が強いからである。
プロセッサが分岐命令を実行したとき、内部バスＩＢＬ
ＩＳ上には分岐先のアドレスが現れる。内部バスＩＢＵ
Ｓ上に現れるアドレスは常時比較器Ｃ０Ｍ１．Ｃ０Ｍ２
によって上下限値と比較されており、そのアドレスが上
下限値の間あるときは、比較器ＣＯＭＩ、Ｃ０Ｍ２のア
クティブ出力信号によってゲートＧ１０が開き、そのと
きＩＩＪ １ｍ１１回路ＣＮＴＣＮ用力される探索信号
を通過させる。この信号は制御回路ＣＮＴに返され、そ
れによって制御回路ＣＮＴは分岐先の命令が命令バッフ
ァＩＢＲの中にあること知り、新にメモリを読み出すこ
となく、その分岐先アドレスをプログラムカウンタＰＣ
１にセットして命令バッファＩＢＲの範囲内でプログラ
ムを再び実行させる。また条件不成立の場合は既に命令
バッファＩＢＲの中に書き込まれている次の命令を実行
させる。
ＩＳ上には分岐先のアドレスが現れる。内部バスＩＢＵ
Ｓ上に現れるアドレスは常時比較器Ｃ０Ｍ１．Ｃ０Ｍ２
によって上下限値と比較されており、そのアドレスが上
下限値の間あるときは、比較器ＣＯＭＩ、Ｃ０Ｍ２のア
クティブ出力信号によってゲートＧ１０が開き、そのと
きＩＩＪ １ｍ１１回路ＣＮＴＣＮ用力される探索信号
を通過させる。この信号は制御回路ＣＮＴに返され、そ
れによって制御回路ＣＮＴは分岐先の命令が命令バッフ
ァＩＢＲの中にあること知り、新にメモリを読み出すこ
となく、その分岐先アドレスをプログラムカウンタＰＣ
１にセットして命令バッファＩＢＲの範囲内でプログラ
ムを再び実行させる。また条件不成立の場合は既に命令
バッファＩＢＲの中に書き込まれている次の命令を実行
させる。
条件付き分岐命令の動作を具体例について説明すれば次
のとおりである。いま第２図のようなプログラムがある
とすると、このプログラムは、ステートメント番号１０
のような内積計算動作をＮ回繰り返すことを意味してい
る。ステートメント番号１０の動作は同図右に示すよう
に二一モニツク・コードの４つの命令、すなわちＬＤ（
置数）、ＦＭＤ（乗禅） 、ＦＡＤＲ（加算）、および
ＢＸＬＥ（条件付き分岐）からなる機械語プログラムに
よって表され、その中に条件付き分岐命令ＢＸＬＦが含
まれている。
のとおりである。いま第２図のようなプログラムがある
とすると、このプログラムは、ステートメント番号１０
のような内積計算動作をＮ回繰り返すことを意味してい
る。ステートメント番号１０の動作は同図右に示すよう
に二一モニツク・コードの４つの命令、すなわちＬＤ（
置数）、ＦＭＤ（乗禅） 、ＦＡＤＲ（加算）、および
ＢＸＬＥ（条件付き分岐）からなる機械語プログラムに
よって表され、その中に条件付き分岐命令ＢＸＬＦが含
まれている。
この機械語プログラムはメモリ内では第３図のように＃
１５番地から＃２４番地に記憶されているとすると、そ
れが命令バッファＩＢＲに書き込まれた状態では第４図
のようになる。ただし、各機械語命令は可変長の命令で
あって、それぞれ所定の数のバイトからなるものとする
。
１５番地から＃２４番地に記憶されているとすると、そ
れが命令バッファＩＢＲに書き込まれた状態では第４図
のようになる。ただし、各機械語命令は可変長の命令で
あって、それぞれ所定の数のバイトからなるものとする
。
第４図の状態では、下限アドレスは＃１５であり、上限
アドレスは＃２５である。なおこの図においてはアドレ
スは命令バッファＩＢＲ内の相対アドレスとして下１桁
しか示されていないので、たまたまどちらのアドレスも
同じ値になっているが、プログラムカウンタＰＣ３，Ｐ
Ｃ２上では全桁のアドレスが正しく設定されている。
アドレスは＃２５である。なおこの図においてはアドレ
スは命令バッファＩＢＲ内の相対アドレスとして下１桁
しか示されていないので、たまたまどちらのアドレスも
同じ値になっているが、プログラムカウンタＰＣ３，Ｐ
Ｃ２上では全桁のアドレスが正しく設定されている。
そこでいま分岐命令ＢＸＬＥが実行されると、それによ
って指定される条件成立時の分岐先はＬＤ命令のある＃
１５であるが、このアドレスは上下限値の範囲内にあり
、命令バッファＩＢＲの範囲内でループが形成されてい
ることがわかる。また、条件が不成立のときの分岐先の
命令も分岐命令ＢＸＬＥの次に書き込まれているので、
その実行も改めてメモリから命令を読み出すことなく行
なえる。
って指定される条件成立時の分岐先はＬＤ命令のある＃
１５であるが、このアドレスは上下限値の範囲内にあり
、命令バッファＩＢＲの範囲内でループが形成されてい
ることがわかる。また、条件が不成立のときの分岐先の
命令も分岐命令ＢＸＬＥの次に書き込まれているので、
その実行も改めてメモリから命令を読み出すことなく行
なえる。
このようにして命令ループの捕捉が簡単なハードウェア
によって行なわれる。そして分岐先の命令の取り出しは
、命令バッファの１ブロツクの容量が１バイトであるこ
とにより、従来のように１ブロツクの複数のバイトの中
から選び出す必要がないので高速に行なえる。
によって行なわれる。そして分岐先の命令の取り出しは
、命令バッファの１ブロツクの容量が１バイトであるこ
とにより、従来のように１ブロツクの複数のバイトの中
から選び出す必要がないので高速に行なえる。
以上、本発明を好ましい実施例について説明したが、本
発明は特許請求の範囲内において種々の実施の態様があ
りうる。
発明は特許請求の範囲内において種々の実施の態様があ
りうる。
第１図は、本発明実施例の概念的な構成図、第２図、第
３図、および第４図は第１図の装置の動作説明図である
。 ＭＢＵＳ・・・メモリデータ・バス、ＡＢＵＳ・・・メ
モリアドレス・バス、ＩＢＵＳ・・・内部バス、ＭＤＲ
・・・メモリデータ・レジスタ、ＩＢＲ・・・命令バッ
ファ、ＤＴ・・・分岐命令検出回路、ＰＣＩ−３・・・
プログラムカウンタ、ＣＲ１，ＣＲ２・・・カウンタ、
ＤＥＣ・・・デコーダ、ＦＦ・・・フリップ・７０ツブ
回路、Ｃ０Ｍ１．Ｃ０Ｍ２・・・比較器、ＣＮＴ・・・
制御回路。
３図、および第４図は第１図の装置の動作説明図である
。 ＭＢＵＳ・・・メモリデータ・バス、ＡＢＵＳ・・・メ
モリアドレス・バス、ＩＢＵＳ・・・内部バス、ＭＤＲ
・・・メモリデータ・レジスタ、ＩＢＲ・・・命令バッ
ファ、ＤＴ・・・分岐命令検出回路、ＰＣＩ−３・・・
プログラムカウンタ、ＣＲ１，ＣＲ２・・・カウンタ、
ＤＥＣ・・・デコーダ、ＦＦ・・・フリップ・７０ツブ
回路、Ｃ０Ｍ１．Ｃ０Ｍ２・・・比較器、ＣＮＴ・・・
制御回路。
Claims (2)
- （１）Ｎピット単位のデータごとにアドレスが付けられ
１回の命令転送幅が−Ｎビットであるメモリを有するデ
ータ処理装置を前提とするものであって下記の要件から
なる命令ループの捕捉機構。 （ａ ）メモリからの１回の命令転送幅に等しい容量を
持ちメモリから転送された命令がセットされるメモリデ
ータ・レジスタ、 （ｂ）ＩＮみ出しと書き込みが互いに独立に行なえるも
のであって前記メモリデータレジスタのデータがＮピッ
トごとに一連のアドレスに順番にかつ循環的に書き込ま
れる命令バッファ、（Ｃ）メモリ読み出しのためのアド
レスを計数するとともにその計数値の下位の複数のピッ
トによって前記命令バッファの書き込みアドレスを指定
するメモリ読み出し用プログラムカウンタ、（ｄ ）命
令デコードのためのアドレスを計数するとともにその計
数値の下位の複数のピットによって前記命令バッファの
読み出しアドレスを指定する命令デコード用プログラム
カウンタ、（８）前記メモリ読み出し用プログラムカウ
ンタの計数値よりも前記命令バッファの容量分だけ少な
い値を計数する第３のプログラムカウンタ、（ｆ）分岐
命令実行時の分岐先アドレスを前記メモリ読み出し用プ
ログラムカウンタの計数値および前記第３のプログラム
カウンタの計数値と比較し分岐先アドレスがそれら計数
値の範囲内にあるときその旨を表示する比較手段、 （（Ｊ）この比較手段の表示に従って分岐先アドレスが
前記の範囲内にあるときその分岐先アドレスを前記命令
デコード用プログラムカウンタにセットする制御手段。 - （２）Ｎピット単位のデータごとにアドレスが付けられ
１回の命令転送幅がＩＮビットであるメモリを有するデ
ータ処理装置を前提とするものであって下記の要件から
なる命令ループの捕捉機構。 （ａ）メモリからの１回の命令転送幅に等しい容量を持
ちメモリから転送された命令がセットされるメモリデー
タ・レジスタ、 （ｂ）読み出しと書き込みが互いに独立に行なえるもの
であって前記メモリデータレジスタのデータがＮビット
ごとに一連のアドレスに順番にかつ循環的に書き込まれ
る命令バッファ、（Ｃ）メモリ読み出しのためのアドレ
スを計数するとともにその計数値の下位の複数のピット
によって前記命令バッファの書き込みアドレスを指定す
るメモリ読み出し用プログラムカウンタ、（ｄ）命令デ
コードのためのアドレスを計数するとともにその計数値
の下位の１．複数のピットによって前記命令バッファの
読み出しアドレスを指定する命令デコード用プログラム
カウンタ、（ｅ ）前記メモリ読み出し用プログラムカ
ウンタの計数値よりも前記命令バッファの容最分だけ少
ない値を計数する第３のプログラムカウンタ、（ｆ）分
岐命令実行時の分岐先・アドレスを前記メモリ読み出し
用プログラムカウンタの計数値および前記第３のプログ
ラムカウンタの計数値と比較し分岐先アドレスがそれら
計数値の範囲内にあるときその旨を表示す−る比較手段
、 ＜ａ ）前記メモリデータ・レジスタから出力されるデ
ータを監視して無条件分岐命令と条件付き分岐命令とを
識別して表示する分岐命令検出回路、（ｈ）この分岐命
令検出回路の表示に従って、無条件分岐命令の検出が表
示されたときはその命令までを前記命令バッファに書き
こませ、条件付き分岐命令の検出が表示されたときはそ
の命令に続く１つの命令までを前記命令バッファに書き
込ませ、また前記比較手段の表示に従って分岐先アドレ
スが前記の範囲内にあるときはその分岐先アドレスを前
記命令デコード用プログラムカウンタにセットする制御
手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043504A JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043504A JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159154A true JPS58159154A (ja) | 1983-09-21 |
| JPH0743647B2 JPH0743647B2 (ja) | 1995-05-15 |
Family
ID=12665548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043504A Expired - Lifetime JPH0743647B2 (ja) | 1982-03-18 | 1982-03-18 | データ処理装置における命令ループ捕捉機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743647B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256446A (ja) * | 1985-04-30 | 1986-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 命令先取りバツフア制御方法 |
| JPH05241827A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ibaraki Ltd | 命令バッファ制御装置 |
| EP0840208A2 (en) * | 1996-10-31 | 1998-05-06 | Texas Instruments Incorporated | Improvements in or relating to microprocessors |
| WO2000055724A1 (de) * | 1999-03-17 | 2000-09-21 | Infineon Technologies Ag | Cachen kurzer programmschleifen innerhalb eines instruktions-fifos |
| US7080240B2 (en) | 1997-02-17 | 2006-07-18 | Hitachi, Ltd. | Data processing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136037A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | Memoriseigyohoshiki |
| JPS54100635A (en) * | 1978-01-25 | 1979-08-08 | Nec Corp | Information processor |
-
1982
- 1982-03-18 JP JP57043504A patent/JPH0743647B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136037A (ja) * | 1974-09-21 | 1976-03-26 | Hitachi Ltd | Memoriseigyohoshiki |
| JPS54100635A (en) * | 1978-01-25 | 1979-08-08 | Nec Corp | Information processor |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256446A (ja) * | 1985-04-30 | 1986-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 命令先取りバツフア制御方法 |
| JPH05241827A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ibaraki Ltd | 命令バッファ制御装置 |
| EP0840208A2 (en) * | 1996-10-31 | 1998-05-06 | Texas Instruments Incorporated | Improvements in or relating to microprocessors |
| EP0840208A3 (en) * | 1996-10-31 | 1999-04-21 | Texas Instruments Incorporated | Improvements in or relating to microprocessors |
| US7080240B2 (en) | 1997-02-17 | 2006-07-18 | Hitachi, Ltd. | Data processing apparatus |
| WO2000055724A1 (de) * | 1999-03-17 | 2000-09-21 | Infineon Technologies Ag | Cachen kurzer programmschleifen innerhalb eines instruktions-fifos |
| US7093112B2 (en) | 1999-03-17 | 2006-08-15 | Infineon Technologies Ag | Method and apparatus for caching short program loops within an instruction FIFO |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743647B2 (ja) | 1995-05-15 |
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