JPS5880743A - マイクロプロセツサ用フエツチ予告装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフェッチ予告機能を有さないマイクロノロセッ
サ用の７エツチ予告装置に関する。

ロジック・アナライザ、特にステート及びタイミング解
析機能を有するロジック・アナライプは、マイクロノロ
セッサを基本として開発された製品を含めたマイクロプ
ロセッサ・システムにおいて、ハードウェア及びソフト
ウェアの問題点を突き止めるのに非常に有効である。種
々の市販のマイクロプロセッサの特性の違いにより、電
子工業分野ではパーソナリティ・モジュールと名付けら
れた特殊なデータ取込みモ・ジュールが、ロジック・ア
ナライザと各マイクロノロセッサ間のインターフェース
として用いられている。即ち、各・臂−ソナリテイ・モ
ジュールは基本的にはハードウェア・インターフェース
でアリ、このインターフェースはロジック・アナライプ
の入力／ＩＰラメータを特定の！ロセッサの限定された
特性、例えば制御線の定義、並びにアドレス線、データ
線及び制御線のピン配列に適合させている。また、ノや
一ソナリテイ・モジュールは、本来ロジック・アナライ
プ用のデータ取込み回路なので、特定のデータ・クオリ
ファイア（％定の信号が入力されたときのみデータを取
込む回路）を構成することが可能であり、ロジック・ア
ナライザはクオリファイ（識別）されたデータのみをサ
ングルし、容量の制限された取込みメモリに記憶する。

データがロジック・アナライザに取込まれると、そのデ
ータは、特定のプロセッサのディスアセンブリ（アセン
ブリの逆で機械言語のプログラムを記号言語のプログラ
ムにする）されたニモニック（おほえやすいラベル）に
より、又はロジック・アナライザが可能な他の表示フォ
ーマットによシ表示される。

マイクロプロセッサの命令をオ（コード（ｏｐｃｏｄｅ
　：操作符号）・ニモニックに適当にディスアセンブリ
するのを容易にし、ディスアセンブルされたニモニック
・データを表示するには、まず第１に、命令のフェッチ
（取出し）をオペランド（演算数）の読取りから区別す
るのが必要である。そして、データ識別が行なわれ、適
当々データのみが取込みメモリに記憶される。特に、６
８０９型等のマイクロゾロセッサはフェッチ予告機能を
具えておらず、取込みメモリに所望情報と共に、かなり
の量の不要又は区別できかい情報が記憶される。よって
、一連のマイクロノロセッサ命令において、オ（コード
のフェッチを予告する必要がある。

したがって、本発明の目的はロジック・アナライザ用の
６８０９型マイクロプロセツサ等の）’？−ソナリテイ
・モジュールに用いる新規なフェッチ予告装置（ステー
ト・マシン）の提供ｌ／ｉ１″ある。

本発明の特徴は複数バイトのオ（コードをデコードし、
それらを基本にしてフェッチを予告することである。

本発明の他の％徴は不規則なオペコードの後に、フェッ
チ予告ステート・マシンを自動的に再同期させることで
ある。

当業者には本発明の他の目的、特徴及び利点が添付図を
参照した以下の詳細な説明より明らかであろう。

本発明は、フェッチ予告機能がない６８０９型等のマイ
クロプロセッサの一連の命令において、オ（コードのフ
ェッチを予告するフェッチ予告装置（ステート・マシン
）である。以下、フェッチ予告機能のないマイクロプロ
セッサとして６８０９型を代表させる。予告されたフェ
ッチは１つ以上の制御信号の形式で示され、この制御信
号がロジック・アナライプのワード・リコグナイザ（複
数ビットのワードから所望カードを検出する回路）部に
供給され、データが取込みメモリに加わるようにする。

すべての６８０９型マイクロノロセツサ命令を実行する
には所定のクロック・サイクル数が必要なことに鑑み、
次のオ（コードの７エツチまでのクロック・サイクル数
を現在の命令から決定する。

フェッチ予告ステート・マシンはマイクロプロセッサ・
バスを受動的にモニタし、連続しだ３・々イト分のラッ
チ及びデコード（珈号）を行なって、オペコードのフェ
ッチとしての次のデータ・ノ々ス読取りのラベルを付す
前にどの位待機するかを決定する。次の命令まで待機す
るサイクル数を表わす多くのデコーダ表によりプログラ
ムされたリード・オンリ・メモリがデコーダとして用い
られる。

デコードされたサイクル数は必要に応じて第１カウンタ
（ＣＮＴＲ１）及び第２カウンタ（ＣＮ’１Ｒ２）にロ
ードされる。次にカウンタはそれらの最終値までＩＩＩ
　次ｍ分（ＩＮＣ）されて、フェッチ線は現在のサイク
ルがフェッチ状態であることを示す。

デコードされた命令の形式により、フェッチ予告ステー
ト・マシンを通過する正しい信号路を決定する。特定の
命令を実行するのに必要なプロセッサのクロック・サイ
クル数を決定するため、連続した３バイトを全部デコー
ドする必要がある。

オペコードの第１バイトをデコードして、次のバイトを
デコードする必要があるか否かを決定する。

このデコードは命令の形式を判断し、標準形式の命令の
場合、命令の全クロック・サイクル数を決定する。複数
バイト命令の場合、第１バイトはクロック・サイクルの
サブトータルを定義し、このサブトータルは次のバイト
をデコードして判る必要なサイクルの残りに加算される
。第１バイトのデコードにより、神々のフラグ・ビット
がフラグ・ラッチにセットされる。これらのビットは、
現在の命令の次のバイトをデコードするのに必要ないく
つかの異なるデコーダ表の１つを指摘する。フェッチ予
告ステート・マシンの次の状態は、現在の状態と種々の
入力変数との論理的組合せにより決まる。ステート・マ
シン・クロックはマイクロプロセッサ・クロックから得
るガが、このステート・マシン・クロ′ツクは書込みサ
イクル、無効なメモリ・アドレス・サイクル及び特定の
他のサイクル期間中禁止される。これらのサイクルでス
テート・マシンをクロックしないことにより、これらの
サイクル数はステート・マシンに判断され、これらのサ
イクルが無視される。

本発明を理解し易くするため、捷ずフェッチ予告ステー
ト・マシン（フェッチ予告器）と、ロジック・アナライ
ザのデータ取込みシステムの他の部分との関係を説明す
る。第１図のブロック図において、・ぐ−ソナリテイ・
モジュール（１０）は被試験システム（Ｓ　ＵＴ　）　
（１２）及びロジック・アナライザ（１４）間に接続さ
れている。・や−ソナリテイ・モノニール叫を８ＵＴｏ
３のマイクロゾロセッサ・ソケットにグラブ・インしく
接続し）、ＳＵ’ｌ”ｆ１２１から取外した６８０９　
ｍマイクロノロセッサ（１６）をノや一ソナリテイ・モ
ノニール（１０１のゼロ・インサージョン・フォースと
呼ばれるソケットにグラブ・インする。この結果、・ヤ
ーソナリテイ・モジュール（ＩＩを５ＵＴｔ１２１のマ
イクロノロセッサ・パスに接続したことになる。

ロジック・アナライザ（１４）は好適には、内蔵された
取込みメモリの内容を表示する陰極線管表示装置を有す
る従来のロジック・ステート・アナライザである。ノ９
−ソナリテイ・モノニール００）はマイクロゾロセッサ
（１６）の外に、緩衝駆動器ｉ、１８）、アドレス信号
線、データ信号線、クロック信号線及び制御信号線も含
み、ロジック・アナライザ（１４Ｊがデータを取込める
ようにする。緩衝駆動器（Ｉａ及びロジック・アナライ
ザａ４との間の信号線の制御線部分には、制御ロジック
及びフェッチ予告器（２＠が設けられる。・ぐ−ソナリ
テイ・モノニール（１０）は、選択したマイクロゾロセ
ッサがＳ　Ｕ　Ｔ　ｆ１２）内に設けられているが如く
、ロジック・アナライプに有効なアドレス線、ｒ−夕線
、制御線及びクロック線と共に動作するのを可能にする
。更に・９−ソナリテイ・モジュールはロジック・アナ
ライザの標準構成（フォーマット）において、６８０９
型マイクロノロセツサに個有の判断を行ない、更に特定
の情報を設定する。この情報は取込まれた情報のニモニ
ック・ディスアセンブリ及び表示の一般化を助ける。フ
ェッチ予告器で発生したフェッチ信号はロジック・アナ
ライザのワード・リコグナイデ部に供給され、命令フェ
ッチにおいてトリが及びデータ識別を可能にする。

第２図は本発明によるフェッチ予告器（ステート・マシ
ン）及びこのフェッチ予告器に関連した制御ロジックの
一部のブロック図である。ここでの説明及び第３図の流
れ図に用いた略語は、この発明の詳細な説明の欄の最終
に記載した表Ａ１６８０９型マイクロノロセツサの命令
設定ニモニック」に定義している。

ステート・クロック発生器（至）は６８０９型マイクロ
ノロセツサからクロック信号Ｅを受け、フェッチ予告器
用にクロック信号５ＣＬＫを発生すると共に、ロジック
・アナライザ用に出力クロック信号ＣＬＫを発生する。

このクロック信号ＣＬＫにより、ロジック・アナライザ
がマスク・ステート・クロックを発生する。後述より、
ステート・クロック信号５ＣＬＫが特定の粂件下で中断
又は禁止されることが判る。

データ・ラッチ０りはサイクル・デコーダ・ゾログラマ
プル・リード・オンリ・メモリ（Ｐ　ａＯＭ　）（ロ）
用に、マイクロゾロセッサ・データ・・ぐスからの８ビ
ツトのオペコードＤＡＯ−１）Ａ７を受けて、ラッチす
る。この実施例において、入力ＤＡＯ−１）Ａ７は５Ｃ
ＬＫ信号の立上υ部分でラッチされる。サイクル・デコ
ーダＰＲ，ＯＭｔ槽は２にワード（１ワードが８ビツト
）のＨＦＲＯＭであり、７つのデコーダ表を記憶してい
る。これらの表は、各６８０９用命令を実行するのに必
要なりロック・サイクル数を示している。この実施例に
おいて、これらの表はモトローラ６８０９型マイクロノ
ロセツサ・マニュアルに記載された情報から作成された
。データ・ラッチ（３つからの信号線のラッチされた８
ビツトのオペコードはＦＲＯＭ＋３Ｊによりデコードさ
れる。出力ＣＴＯ−ＣＴ３のデコードされた情報はカウ
ンタ手段でおる第１カウンタ（ＣＮＴＲ１）　Ｃ，（１
）及び第２カウンタ（ＣＮＴＲ２）　ｔ３ａｌに増分値
を伝える。カウンタ（３ｂｌ及び（至）に遅延するサイ
クル数の補数がロードされ、１６進コードでＥ又はＦに
増分される。ＦＯ−Ｆ２線は種々のフラグ・ビットの状
態をフラグ・ランチ（４１）に供給する。これらの状態
は５ＣＬＫ信号の立ち上り部分で、フラグ・ラッチ（４
（力の出力にクロックされる。フラグ・ラッチ（４０の
出力は入力／出力形成ロジック回路１嬶に接続されると
共に、サイクル・デコーダＦＲＯＭ（＋４の入力アドレ
ス線として作用する。サイクル・デコーダＰＩＬＯＭＧ
３４）はこれらアドレス入力を用いて、Ｐ）（，０Ｍ内
のいくつかの異なるデコーダ表の１つを指摘する。これ
らの表は、現在の命令の次のバイトをデコードするのを
助ける。不規則オペコード（ＩＯＣ）信号線はサイクル
・デコーダＰＲ，ＯＭｃＡ４）の１つの出力線であり、
デコードされた最後のオペコードが不規則オペコードで
あったことを示す。この信号は入力／出力形成ロジック
Ｉｉ：！ｉ路（４りからロジック・アナライザへのｌ０
ＣＯ線を「低」レベルとするが、スクリーン表示装置用
のファームウェアでは「高」レベルに反転する。

よってデータ・ラッチ弔、サイクル・デコーダＰｉ：Ｌ
ＯＭ（３４）及びフラグ・ラッチ（４０はデコード生膜
を構成する。

第１及び第２カウンタ螺）及び（３８）は設定されたサ
イクル数に追従し、次の命令サイクルがフェッチである
ととを示す。このフェッチであることを示すため、第１
カウンタ情）は計数信号ＣＮ’ｒｌ−１’を発生し、第
２カウンタ（層は計数信号ＣＮＴｚ＝Ｅを発生する。こ
れらの信号は入力／出力形成ロジック回路（４２１によ
り利用される。サイクル・デコーダＰｉ（ｏＭ（３４）
からの信号線ＣＴｏ−ＣＴ”３は、次ノ’６Ｎ　令ヲ実
行する前に、現在の命令に必要なサイクル数を示す情報
を伝送する。入力／出力形成ロノツク回路（４邊からの
ロード・カウンタ信号ＬＤＣＮＴＩ及びＬ　Ｄ　ＣＩ’
Ｊ　Ｔ　２によりカウンタ（：（２）及びｌ’ｉ８）は
ＣＴＯ−Ｃ’ｒ３情報をラッチする。５ＣＬＫ信号によ
り、カウンタ（刻及び（晒はそれら最終計数値、即ちＣ
ＮＴ１−Ｆ及びＣＮＴ２＝Ｅに達する壕で増分する。

スキップ・ステート・クロック回路１４）はステート・
クロック発生器（３０１川に５ＫＩＰ信号を発生する。

この信号は５ＣＬＫクロツクの発生を１サイクル禁止す
る。スキツノされたサイクルに続くサイクルは、スタッ
クからデータ・パスに１１１力された状態コードに対応
するスキップ・ステート・クロック回路・４４）は割込
み（ＲＴ’Ｉ）７ｊコーダ（１６つの１文゛１゛■イＳ
号からの戻り（リターン）に応答する。ステート・クロ
ック発生器（３０）からのクロック信号Ｅ　’１”　Ｔ
　Ｌは内部のフリラグ・フロッノを介して１も’Ｉｌ’
ｌ信号をクロックし、５ＫＩＰ信列を禁止する。ＲＴＩ
信＋；”は割込み命令からの戻りがいつ生じたかを示す
。信号１）及びＦＯが「高ｊレベルで、信号Ｆ１及び１
−２が「低」レベルのときに、Ｒ’ｆ’Ｉ信号は能動状
態となる。

プレゼント・ステート・ラッチ１′）０）はフェッチ予
告ステート・マシンの現在の状態を保持する。

５ＣＬＫ信号の立上り部分で、ＮＥＸＴＸ　、ＮｌすＸ
’ＰＹ及びＮＥＸＴ’Ｚの値がラッチ・−＋ｌ））にロ
ードされ、新しい現在状態となる。割込み認知（ｉＡＫ
）信号が供給されると、ラッチされた値がクリアさル、
ステート・マシンを第３図の状態Ａに戻す。ステート・
マシンが任慧の状態のとき、ＩＡＫ伯刊が発生するので
、フェッチ予告器を再同期できる（常に、フェッチはＩ
ＡＫ信号後の２サイクルに引続く）。プレゼント・ステ
ート・デコーダ曽は３線−８線デコーダであシ、ステー
ト・マシンの各状態に対応する別個の出力線を有する。

これら出力は入力／出力形成ロジック回路１４湯を簡略
化する。入力／出力形成ロタ２ク回路ｉ、１３は所望の
入力及び出力に応じてブール代数式から求めた個別ロジ
ック・ケ゛−トの組合せである。入力形成ロジック部は
現在の状態、並びにＣＮＴ１＝Ｆ’、ｃＮ’ｒ２＝Ｅ、
ＰＡＧＥ２／３７　ラｌ”、ＯＰ＋フラグ、Ｉ　ＯＣ及
ヒ＋　ＯＰ（、’ＹＣＩＪＳ＝Ｆの如き入力変数のロジ
ック的な組合せから、次の状態を発生する。出力形成ロ
ノック部は、現在の状態及び上述の入力変数のロジック
的な組合せにより、ステート・マシンの出力を形成する
。

である。なお、入力／出力形成ロノツク回路（４壜、ラ
ッチ）つ〔及びデコーダｔ：＋２）はロノック制御手段
を構成する。

８ＵＴからのいくつかの状態信号及びすべてのアドレス
イｇ号が入力緩衝器及び検出器回路網（６０）に供給さ
れて、ロジック・アナライザ、ステート・クロック発生
器（３０）及びフェッチ＋１勢（イネーブル）ロジック
回路（６２１用のいくつかの制御信月をづ１生する。Ｉ
）ＭＡ＋ＩＨＩＤ信号は検出器回路網（ｆｉｌｌ）のｌ
）ＭＡ又は無効（ＤｇＡｌ）　）サイクル検出部により
発生され、無効サイクルの存在又はパスが他のｔｌｉ制
御器に利用されているのを示すのに有効である。Ｓ［Ｊ
’Ｌ’からの・ぐス利用（ＢＡ）ｉが「高」レベルで、
この１３Ａ信号の「高」レベルから１低」レベルの遷移
に追従するクロックＥの１サイクル中、ｌ）　Ｍ　Ａ　
ＩＩ）　１１】Ａ　Ｉ）＠Ｉは「低」レベルに定義され
る。このクロック１号の１ザイクルは、ｉ）ＭＡ伝送の
終了及び同期識知ザイクルに追従する無効サイクルであ
る。読１出し一店込み（ｌ（／Ｗ　）信号はＢＵＴから
回路卸１　（ｌｉｏ）の入力緩棚部を介して狗られる。

有効メモリ・アドレス（ＶＭＡ　）信号は回路網（６０
）のＶＭＡ検出回路部で発生きれる。アドレス・パスの
状態が１！’　Ｉ！’　Ｆ”　ｌｉ’　ノ、！：　！、
パス・ステータス（ＢＳ）がゼロに等しいとき、又は読
出し動作を示すＲ／Ｗ＝１のとき、無効メモリ・アドレ
スが存在する。回路網（６０）のＶＭＡ検出部は更にフ
ェッチ付勢ロジック回路（６２）用のＡ、　１）　ＯＪ
ひＦ　ＦＦ　Ｉシ＋Ｉｉ”　ＩＩ”　Ｉｉ’　Ｆ信号を
発生する。回路網（６０）の割込み認知検出部はフェッ
チ付勢ロジック回路（６渇及びプレゼント・ステート・
ラッチ（５０）用のＩＡＫ信号を発生する。ＢＳ信号か
「高」レベルでＢＡ倍信号「低」レベルのときＩ／１．
に信号が発生する。フェッチ伺勢ロジック回路（ｂ２）
はロジック・アナライザに命令フェッチ・サイクル（Ｉ
ＦＣ）及びＴＩ（’Ｃ十〇ｉ”Ｃ２侶号を供給する。Ｉ
Ｆ’Ｃ信号は命令フェッチ・サイクル（フェッチ−１）
が生じたことを示す。

Ｉ　ＦＣ＋　Ｉ　１ｉ”Ｃ２信号は命令フェッチ・サイ
クルを示し、ここで命令の第１バイト（フェッチ−１）
又は次のバイト（フェッチ−２）がフェッチ埒れる。

即ち、フェッチ予告器はクロックのエツジ（縁）のとき
にフェッチを予期し、このクロックのエツジがロジック
・アナライプのメモリにフェッチしたデータをラッチす
るので、対応するメモリの読出しには取込みメモリ内の
フェッチとしてラベルを付すことができ、ディスアセン
ブルされたニモニックは他の情報と共にロジック・アナ
ライザのスクリーンに表示される。ＣＬＲＦＬＱＳ及び
ＥＮＩＦＣ信号が（フェッチ付勢ロジック回路（ｉ２１
の内部に）供給され、Ｆｉ！’ｌ！’１３信号が供給さ
れないとき、■ＦＣ信号か発生する。第１信゛・列で１
・あ′、るＣＬＲＦＬＧＳはフェッチ予告器の入力／出
力形成ロジック１６＋路（１２１から出力される。この
信号はフェッチ予告ステート・マシンの１つの完全なシ
ーフェンス（１１１序）の最後を示すと共に、引続くサ
イクルがフェッチであることを示す。ステート・マシン
の次のサイクルの準備において、フラグがクリアされる
。

６８１）９ｕマイクロゾロセツサがリセット・シーフェ
ンスの間、ＦＦＦ’Ｅ信号は無関係ガフエッチの予告を
除外するようにデコードされる。１８Ｎ　ｌ　ｊ’ｃ　
（ｑ　刊が「低」レベルのとき、この信号は、マイクロ
プロセッサが有効な胱出しを行なっていることを示す。

この読出しが行なわれているとき、ＶＭＡ信号、Ｒ／Ｗ
信号、ＩＡＫ（Ｍ号及びｉ）ＭＡ＋１）１４人１〕化号
はすべて「高」レベル状態である。よって、ノロセッサ
は鳴動メモリ・サイクルであり、メモリの内容を読出し
、割込み認知又は１）ＩＶｆＡ又は無効サイクルでは寿
い。Ｉ　ＦＣ＋　Ｉ　１！”Ｃ２信号はフェッチ−１又
はフェッチ−２であることを示す。この状態は、ＥＮＩ
ＦＣ２により予告され、プロセッサが追従転送、即ち書
込み、無効メモリ・サイクル、割込み認知、１）Ｍ　Ａ
　、無効サイクル、又はＦ’　Ｆ　Ｉ（”　Ｅ信号から
のアクセスのいずれも行なっていないときに生じる。上
述の如く、フェッチ−１又はフェッチ−２のサイクルを
示すＥＮ　１．　Ｅｉ’　Ｃ２（ｎ号はフェッチ予告器
により発生される。

上述はフェッチ予告器の各部及び動作を説明した。６８
０９型マイクロプロセツサの命令を実行するには所定の
クロック・サイクル数が必要なので、次のオペコード・
フェッチまでのクロック・サイクル数は現在の命令から
判る。フェッチ予告器は連続した３バイトをデコードし
て、次のデータ・〕々スの胱出しをオペコード・フェッ
チとしてラベルを付す前にどれ程待機するかも決定する
だめ、命令を実行するのに必要なりロック・サイクル数
を決める。６８０９型マイクロプロセツサが１ノ々イト
命令に遭遇すると、このマイクロノロセッサハ次のバイ
トを常態としてシリフェッチする。マイクロプロセッサ
が１バイトの命令を実行すると、ノリフェッチされたバ
イトが処分される。これら処分されたノリフェッチは取
込みメモリにおいて読１出しサイクルとして現われる。

命令形式はデコードされる・ぐイト数に応じて分類され
ているので、１命令当りの全クロック・サイクル数が定
義される。この情報はマイクロノロセッサ・グログラミ
ング・マニュアル、例えばモトローラ６８０９ｆｉマイ
クロ！ロセツサ・プログラミング・マニュアルから得ら
れる。種々の入力変数と組合せてデコードされた命令の
形式により、フェッチ予告ステート・マシンを通過する
正しい信号略を決定する。オペコードの第１バイトをデ
コードして、次のノ々イトをデコードする必要があるか
否かを決定する。これにより命令形式を決定し、標準形
式の命令の場合はｌ命令当りのクロック・サイクルの総
数全定義する。畑数バイト命令の場合、第１バイトによ
り、クロック・サイクルの可変数（次のバイトをデコー
ドして決まる）に加算されるべきクロック・サイクルの
最小数を定義する。このサイクル数を２個のノリセット
可能なカウンタ（陶及び（、刑に蓄積する。これらカウ
ンタはマイクロノロセッサが任意の与えられた命令を実
行するのに必要々クロック・サイクル数に内部的に追従
する。次に各カウンタがその計数の最終値まで増分する
と、ステート・マシンはフェッチを予告する。引続くク
ロック・サイクルハロ８０９型マイクロプロセツサのフ
ェッチである。上述の如く、フェッチ予告器はフェッチ
をロジック・アナライザにラッチするクロック・エツジ
においてフェッチを予期するので、対応するメモリ読出
しを取込みメモリ内のフェッチとしてラベルを付し、デ
ィスアセンブルされたニモニックを他の情報と共にロジ
ック・アナライザに表示する。この情報はトリが及びデ
ータ取込みにも用いられる。

第３図はフェッチ予告器の流れ図を示す。この図におい
てＹ及びＮは夫々肯定及び否定を表わす。

この流れ図に示す如（，１ＡＫ（第３図ではＩＡＫ）で
ある割込み認知信号によれば、フェッチ予告器を６８０
９型マイクロゾロセツザに都合よく同期できる。割込み
サービス・ルーチンの第１命令のフェッチは常にＩＡＫ
信号検出後の３ザイクルに続くので、ステート・マシン
は常に状態Ａにソヤンデする。ステート・マシンが任意
の状幅で、リセット及び対応ＪるＩＡＫ信号が発生する
。よってフェッチ予告ステート・マシンのすべての状態
でＩＡＫ信号はテストされる。特定の入力変数に応じて
状態１）父はＦにおいてデータ・・々スをラッチするこ
とのみ必要であるが、このデータ・パスはすべての状態
において、有効な実行内容としてラッチされる。状態１
）又はＦにおいて不規則なオペコード（、ＩＯＣ）がデ
コードされると、ステート・マシンは状態１）ＫＭす、
再同期を試みる。ステート・クロック発生器（７）は書
込ミ、ＶＭＡ　、　無効（Ｄ　１ｄＡｌ）　）、１）Ｍ
Ａ又は同期認知サイクルにおいて禁止される。

特にスタック書込み動作の場合、書込みをクロックしな
いことにより、時間までのサイクル数が減少する。無効
メモリ・アドレス・サイクルをクロックしないことによ
り、時間までのクロック数を減少させ、史に、もはや分
岐動作が行なわれるか否かを知る必要がない。無効、Ｉ
）＋ＪＡ又は同期認知サイクルにおいてステート・マシ
ンをクロックしないことにより、これらサイクル数はス
テート・マシンに伝わる。従って、胡１在の命令の完了
に引続く次のサイクル用に予告されたフェッチは、任意
数の無効ＤＭＡ又は同期認知サイクル数の完了に直ちに
引き続くまで、禁止される。

標準命令 標準単一バイト・オペコードの場合、サイクル数は状態
１）においてデコードされ、カウンタｒｎ（ＣＮＴＲｔ
）にロードされる。命令が２サイクル命令（最短）の場
合、Ｆがカウンタｆ３６）　（ＣＮＴＲ１）にロードさ
れる。そうでなければ、時間までのサイクル数の完了か
ら２を減算したものがカウンタ１３ｂ）（ＣＮＴ）ｔｔ
　）にロードされる。検出された第４コードが不規則で
ないと仮定すると、次の状態はＥとなる。カウンタ（：
効がＦに等しい（ＣＮＴＲ１＝Ｆ　）と、命令フェッチ
・サイクルＩＦＣ信号が発生し、次の状態は１）となる
。そうでなければ、カウンタ（関）はＦまで増分し、■
ＦＣ信号発生前の時間１で多くのサイクルが必要となる
。

榛準＋命令 標準十命令はデコードされるべき２バイトを有する。状
態１）において、第１バイトがデコードされ、カウンタ
ｃ＊６にロードされる。次にオペコード・グラス・フラ
グが設定され、状態１．ｔに進む前に、Ｉト’Ｃ信号及
びＩＦ’Ｃ＋ｌ”Ｃ２信号（次のフェッチ・バイト）が
発生する。第４コード・グラス・フラグ・ビットがサイ
クル・デコーダＰ　Ｉｔ　ＯＭ　１３４）の高位桁のア
ドレス線に帰還するので、新しいデコード我がアドレス
され、第２バイトをデコードする。

オペコード・プラス・フラグは常に設定されているので
、オペコード・サイクル数がル゛に等しくないトキ、ス
テート・マシンは分岐してカウンタ（燭をロードし、状
態Ｇに進む。オペコードのサイクル数がＦに等しいか否
かを試験する理由は、最短の２バイト命令のサイクル数
を超過しないように、ステート・マシン全体の時間を最
小にするためである。状態Ｇにおいて、Ｅ（ＣＮＴＲ２
＝Ｅ）に達するのに必要なサイクルだけ、カウンタ（晒
は増分され、その後ステート・マシンは状態Ｅに進む。

状態りに戻る前に、再びカウンタ（ト）はＦまで増分さ
れ、ＩＦＣ信号が発生する。

これらの形式の命令の場合、第２・９イトをデコードす
る必要があることを第１バイトが１ず示す。

状Ｑ　ｌ）において、カウンタ１；（１）はロードされ
ているが、この値は無視される。ページ２又はベージ３
フラグ・ビットが設定され、一方、状態Ｆ以前にＩＦＣ
信号及びＩＦＣ＋ＩＦＣ２信号が発生する。フラグ・ビ
ットを設定するだめ、再び新しい表がアドレスされる。

これらフラグ・ビットが設定され、オペコード・プラス
・フラグ・ビットが発生しないので、カウンタｊ効は第
２表の値を再ロードする。

これは第４コード・グラス（標葦＋）命令ではないので
、上述と同様に、ステート・マシンは状態Ｅに進み、カ
ウンタ（列をＦまで増分する。

これらの命令形式では、３バイトをデコードする必要が
ある。第１バイトはページ２命令かに一ジ３命令かのみ
を示すと共に、ページ２又はに−ソ３フラグ・ビットを
設定する。再びカウンタ＋３５）を設定し、状態りにお
いて無視する。オペコード・プラス・フラグが設定され
ないので、状＃ＡＦにおいてページ２又は及−ジ３フラ
グ・ビットによりアドレスされたサイクル・デコード表
がカウンタ（：（財）にロードされる。しかし、デコー
ドされた第２／Ｊイトはこの命令がオペコード・プラス
形式であることを示し、その結果、状態１ｉ″に戻る前
に、オペコード・プラス・フラグを設定する。＜　−・
ゾ２又はページ３フラグ・ビットと共に、今度はオペコ
ード・プラス・フラグ・ビットも設定されるので、第３
サイクル・デコーダ表がアドレスされ、その出力値がカ
ウンタ（至）にロードされる。再び、状態Ｇでカウンタ
（晒がＥまで増分され、引続き状態Ｅでカウンタ１（１
）がＦまで増分される。上述の如く■ＦＣ信号が発生す
る。

Ｒ７１’Ｉ命令 ＲＴＩ命令に必要なサイクル数は、スタックされり状態
コード・レジスタのＥビットが設定されるか否かによる
。状態１）において、カウンタ螺）は設定されなかった
Ｅビットに対応するサイクル数をロードし、状態Ｆに進
む前にＲ，ｉ’Ｉフラグ・ビットが設定される。状７１
Ｆにおいて、ＲＴＩフラグ・ビットの機能により新しい
サイクル・デコーダ表がアドレスされ、状態コードがス
タックから取出され、デコーダＰｉ（、ＯＭの８本の下
位アドレス線に供給される。従って、Ｅビットが設定さ
れたとき、状態コード・レジスタのＥビットは、必要な
付加サイクルの正しい数を含んだデコーダ表のその部分
をアドレスする。ページ２及びに−ジ３フラグ・ビット
が設定されていないので、この数はカウンタ（至）にロ
ードされる。状態ｑ及びＥにおいて、ＩＰＣ信号を出力
する前に、上述の如くカウンタ（至）及び国はそれらの
最終値まで増分される。

ＰＵＬ命令 ＰＵＬ形式の命令は状態りにおいて、カウンタ（漫にロ
ードされ、ＰＵＬフラグ・ビットを設定する。

状態Ｆにおいて、ＰＵＬオ（ランドはＰ　Ｕ　Ｌフラグ
・ビットとの組合せにより、カウンタ１３８）にロード
する適当ガ値をアドレスする。上述の如く、状態ｑ及び
Ｅが引続く。ＰＵＬ無（Ｎｏｔｈｉｎｇ　）命令は３サ
イクルを必要とする有効なオ被コードである。

衣−Ａ（６８０９型マイクロｌロセツサの命令設定ニモ
ニック）命令　　　　　　　内　　　容 Ａｔ３Ｘ：アキュムレータ（糸舞−器）１３の内科をイ
ンデクス・レジスタＸの内科に加ａ ＡＤＣ：メモリの値をキャリーと共にレジスタに加算 Ａｌ）Ｉ）：メモリの内容をレジスタの内科に加算ＡＮ
Ｉ）：メモリ内容の論理和結果をレジスタに入れる ＡＳＬ：左算術シフト Ａ　Ｓ　Ｈ，：右纜術シフト ＢＣＣ：キャリーがクリアされていれは分岐ＢＣ８：キ
ャリーがセットされていれば分岐ＢｇＱ：等しいならば
分岐 Ｂｕｇ：ゼロよりも大きいか等しいなら分岐ＢＧＴ：よ
り大きけれは分岐 ＢＨＩ：より大きいガらば分岐 Ｂｉ（８：大きいか等しいなら分岐 ＢＩ’ｌ”：ビット・テスト ＢＬＥ：ゼロより小さいか等しいなら分岐Ｂｉ、０：よ
り小さければ分岐 ＢＬＳ：より小さいか寺しい々ら分岐 ＢＬＴ：ゼロより小さいなら分岐 ＢＭＩ：負力ら分岐 ＢＮＥ：等しくなければ分岐 ＢＰＬ：正なら分岐 ＢＲＡ：無条件分岐 １３ＲＮ：非分岐 ＢＳＲ：サブルーチンへ分岐 ＢＶＣニオ−バーフロー・フラグがクリアされていれば
分岐 ＢＶ８ニオ−バーフロー・フラグがセットされていれば
分岐　　：・。

ＣＬＲ，：クリア ＣＭＰ：レジスタとメモリの内容を比較ＣＯＭ：ｌの補
数化 ＣＷＡに状態コードをクリアして割込み待機ＤＡＡ：ア
キュムレータＡの１０進加算補正ＤＥＣ：デクリメント ｇＯＲ：排他的論理和 ＥＸＧ：し・ゾスタの交換 ＩＮＣ：インクリメント（増分） ＪＭＰ：実効アドレスにジャンプ ＪＳル：実効アドレスのサブルーチンにジャンプＬ１）
二メ七りの内容をし・ゾスタにロードＩＪＡ：実効アド
レスのロード ＬＳＬ：論理左シフト Ｌ８Ｒ：＠堆石シフト ＭＵＬ：アキュムレータ同士の乗算 ＮＥＧ：２の補数化 ＮＯＰ：無動作 ＯＲ＝レノスタとメモリの内容の論理和ＰＳＨ：レゾス
タの退避 ＰＵＬ：レジスタの掬帰 １（ＵＬ二左左回 転ＯＲ：右回転 Ｒ，ＴＩ：割込みからの復帰 ＲＴＳ：サブルーチンからの復帰 ＳＢｃ：ンにローと共に減算 ＳＥＸ：２の補数拡張 ＳＴ；レジスタの内容をメモリに格納 ８ＵＢ：レジスタの内容からメモリの内容を減算ＳＷＩ
：ソフトウエア割込み ８ＹＮＣ：外部事象との同期 ＴＦ’Ｒ：レジスタ間のデータ転送 ＴＮＴ：テスト 上述は本発明の好適な実施例について説明したが、当業
者には本発明の要旨を逸脱することなく種々の変形変更
が可能なことが明らかであろう。

例えば、好適な実施例では６８０９型マイクロノロセツ
サに関連してフェッチ予告について説明しだが、本発明
は他のマイクロプロセッサ・システムに４同様に適用で
きる。

【図面の簡単な説明】

第１図はロジック・アナライザのデータ取込みシステム
におけるフェッチ予告器と他の部分との関係を示すブロ
ック図、第２図は本発明によるフェッチ予告ステート・
マシンの詳細なブロック図、第３図は第２図の動作を説
明する流れ図である。 Ｃ３０）　ニステート・クロック発生器（慢：データ・
ラッチ ＋３４）　：サイクル・デコーダＦＲＯＭ（３６）　、
（至）：カウンタ （４０：フラグ・ラッチ （４邊：入力／出力形成ロノツク回路

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサに結合し、各命令を実行するのに必
   要なりロック・サイクル数に上記マイクロノロセッサの
   命令データをデコードするデコード手段と、上記クロッ
   ク・サイクル数を計数し、オヘコードのフェッチを示す
   信号を発生するカウンタ手段と、上記デコード手段から
   の情報及び上記カウンタ手段からの信号に応じてフェッ
   チ信号を発生するロジック制御手段とを具えたマイクロ
   ノロセッサ用フェッチ予告装置。