JPS6327931A - 故障シミュレ−ション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｆ０発明の効果 Ａ、産業上の利用分野 この発明は、ディジタル処理システムのテストに使用さ
れる故障シミュレーションに関するものである。

Ｂ、従来技術 最近のディジタル処理ハードウェアはより複雑な自動診
断システムを組み込まれるようになって来ている。自動
診断システムをもつディジタル処理システムは故障検出
及び故障分離などのいくつかの異なる機能を実行する能
力をもつ。これらのディジタル処理システム内の故障ま
たは障害は典型的には特定の電圧ノードまたは回路網と
、アースまたは電源との間の短絡回路としてあられれる
。

これらの故障は一般的には１の固着（ｓｔｕｃｋ−ａｔ
−て−たん故障が分離されると、システムを速やかに修
理することができ、以て非稼動時間を低減して生産性を
向上することができる。このため、自動診断システムは
、現在のディジタル処理においてきわめて有用な特徴と
なっている。

複合ディジタル処理システムに自動診断システムを組み
込む例は、Ｎ、Ｎ、チンドルカー（Ｔｅｎｄｏｌｋａｒ
）及びＲ，Ｌ、スワン（Ｓｗａｎｎ）　　“ＩＢＭ３０
８１複合プロセッサのための自動診断方法（Ａｕｔｏｎ
＋ａｔｅｄ　Ｄｉａｇｎｏｓｔｉｃ　ＭｅｔｈｏｋｏＬ
ｏｇｙ　ｆｏｒ　ｔｈｅＩＢＭ　３０８１　Ｐｒｏｃｅ
ｓｓｏｒ　Ｃｏｍｐｌｅｘ）　”、　　Ｉ　Ｂ　Ｍジャ
ーナル・オブ・リサーチ・アンド・デベロップメント　
　（Ｈｏｕｒｎａｌ　　ｏｆ　　Ｒｅ５ｅａｒｃｈ　　
ａｎｄ　　Ｄｅｖｅｌｏｐｍｅｎｔ）　　。

Ｖｏｌ、２６、Ｎｏ、１．１９８２年１月、ｐｐ。

７Ｂ−８８、及び同じ＜ＩＢＭジャーナル・オブ・リサ
ーチ・アンド・デベロップメント、Ｖｏｌ。

２６、Ｎｏ、１．１９８２年１月、ｐｐ、６フー７７の
り、Ｃ，ボセン（Ｂｏｓｓａｎ）及びＭ、Ｙ、シアオ（
）ｌｓｉａｏ）の“遷移的及び恒久的エラー検出及び故
障分離範囲のためのモデル（Ｍｏｄｅｌ　ｆｏｒＪｒａ
ｎｓｉｅｎｔ　ａｎｄ　Ｐｅｒｍａｎｅｎｔ　Ｅｒｒｏ
ｒ−Ｄｅｔｅｃｔｉｏｎ　ａｎｄＦａｕｌｔ−Ｉｓｏｌ
ａｔｉｏｎ　Ｃｏｖｅｒａｇｅ）”に記載されている。

これらの論文は、９０〜９５％の信頼レベるをもつ高度
に複合的なディジタル処理システム中の固着故障と間断
故障をともに識別し分離するためのシステムについて記
述している。

そのような故障許容システムに関連する非常に重要な問
題は、故障の識別及び分離という意図したタスクを実行
することの効率を決定することである。従来においては
、これらのシステムは１手繰作によりエラーを故障許容
システム中に導入し、導入された故障が識別されたかど
うかを判断するために、診断システムによって発生され
た結果を解析することによりテストされていた。

固着故障を導入する現存する１つの方法は、単にシステ
ム内の電圧ノードを、アース（０の固着）または電源（
１の固着）に短絡させることである。

この方法はバス上の短絡回路を検出するためにはうまく
ゆくが、モジュール内の固着故障をシミュレートしたり
、断続故障をシミュレートしたりするためにはうまくゆ
かない。

断続故障を導入するための既存の方法は、システム内で
電圧ノードをアースまたは電源に瞬間的に短絡させるこ
とである。この方法は、容易にアクセス可能な電圧ノー
ド以外の電圧ノードで故障をシミュレートすることが不
可能であるという点で、固着故障の注入方法と同じ制限
がある。さらに、断続故障を手操作により注入する場合
、故障の注入を、テストされるシステムの動作と調時さ
せることが実質的に不可能である。すなわち、テストさ
れるシステムの特定の状態に関連して適時に断続故障を
配置することができず、従って、完全なテストというこ
とは、決して保証されることがない。

Ｃ０発明が解決しようとする問題点 この発明の主な目的は、システムの固有の状態に関連す
る特定の時間に、テスト中のディジタル・システム内に
予測可能な故障の再生を可能ならしめる故障注入ツール
を提供することにある。

Ｄ１問題点を解決するための手段 本発明によれば、エラー注入ハードウェアを制御する事
象比較ハードウェアを含むプログラム可能な故障注入ツ
ールを与えることによって、従来の故障注入装置に関連
する問題が解決される。

本発明の事象比較ハードウェアは、ディジタル・ワード
、またはワードのシーケンスを含む特定の記憶された事
象を、テストされるシステム内で検出された事象と比較
するために、ユーザーによりプログラム可能である。こ
の記憶された事象は。

−膜化された故障注入ツールを与えるように、プログラ
ム制御下でユーザーによって変更することができる。さ
らに、このツールは、ワード内のあるビットの状態が非
−貫的であるときに、ワード中のそのビットをマスクし
、または無視するためのマスク・メモリを含んでいる。

このエラー注入ハードウェアは、テストされているシス
テム内の電圧ノードを、アースまたは電源に短絡させる
ことによって故障を注入するように、事象比較ハードウ
ェアによって制御される。

このエラー注入ハードウェアは、ユーザーが特定した期
間、且つユーザーが特定した遅延時間の後のみ故障を注
入することになる。

Ｅ、実施例 第１図を参照すると、プログラム可能故障注入ツール（
ＰＦＩＴ）１１が、事象比較バス１７及び故障注入バス
１８を介して、テストされるシステム１６に接続されて
いる。ＰＦＩＴＩＩは、汎用ディジタル・コンピュータ
１２と、事象比較ハードウェア１３と、故障注入ハード
ウェア１４とを含む。

コンピュータ１２に記憶されているコンピュータ・プロ
グラム（第５〜１０図に関連して後で詳しく説明する）
は、比較すべき事象、注入すべき故障のタイプ、シーケ
ンス・カウント、再試行カウント、テスト・ピン、バグ
・レベル、クロック及び、故障の期間と遅延を含むデー
タで比較ハードウェア１３と注入ハードウェア１４を初
期化するために使用される。これらの値は、ＰＦＩＴｌ
ｌのユーザーによって変更することができる。バス１７
及び１８の接続配置もまた、予定の時間の予定の故障の
注入に対するシステム１６の応答をテストするためにシ
ステム１６内で変更することができる。

データ・バス１９は、比較ハードウェア１３と、注入ハ
ードウェア１４と、コンピュータ１２の間の通信をはか
るために使用される。好適な実施例においては、コンピ
ュータ１２は、インターナショナル・ビジネス・マシー
ンズ社によって製造されたＩＢＭパーソナル・コンピュ
ータ（ｐｃ）である。ＩＢＭ　　ＰＣの動作の詳細は、
インターナショナル・ビジネス・マシーンズ社、１９８
４年４月発行、文書番号６３６１４５３”ＩＢＭ　　Ｐ
Ｃテクニカル・リファレンス・マニュアル（Ｔｅｃｈｎ
ｉｃａｌ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ）”に述
べられている。

第２図は、第１図のＰＦＩＴｌｌ内のデータ・バス構造
を示す図である。第１図及び第２図を参照すると、バス
１９はコンピュータ１２とハードウェア１３及び１４間
でディジタル通信信号を搬送する。バス１７及び１８は
、それぞれ、システム１６と、ハードウェア１３及び１
４の間でディジタル通信信号を搬送する。バス２０は、
ＰＦＩＴｌｌの内部のディジタル信号線を含む。

バス１９はアドレス・バス３６、データ・バス３８及び
制御線ＡＥＮ、ＩＯＲ及び１０Ｗを有する。情報がコン
ピュータ１２との間で引き渡されるとき、各々が低レベ
ルで活動性の線２１〜３４のうちの１つを活動化するた
めに、アドレス・バス３６がデコーダ３７によりデコー
ドされる。アドレス・イネーブル信号（Ａ　Ｅ　Ｎ）は
、高レベルで活動性であるとき、ＤＭＡデータ転送の間
にＰＦＩＴがディスエーブル（使用不能化）されること
を保証するべくデコーダ３７をディスエーブルするため
に使用される。Ｉ１０読み取り（ＩＯＲ）が低レベルで
活動性であるとき、データはデータ・バス３８からコン
ピュータ１２へ読み取られる。

Ｉ／○書き込み（ＩＯＷ）が低レベルで活動性であると
き、データがコンピュータ１２からＰＦＩＴデータ・バ
ス４２へ書き込まれる。

データ・バス受信器４１は、コンピュータ・データ・バ
ス３８とＰＦＩＴデータ・バス４２の間でデータの伝送
及び受信を行う。好適な実施例では、アドレス・バス３
６は１０ビツト・バスであり、データ・バス３８及び４
２はともに８ビツト・バスである。

テスト中のシステム１６（第１図）内の予め選択したノ
ードから得られた比較データは、比較データ・バス４３
上でＰＦＩＴに入る。好適な実施例においては、比較デ
ータ・バス４３は３２ビツト・バスであり、その各々の
ビットは、テスト中のシステム１６（第１図）内の電圧
ノード上に配置することのできる個々の電圧プローブに
接続されている。さらに、クロック信号は線４４上でテ
スト中のシステム１６から入力される。比較データ・バ
ス４３及び外部クロック線４４は入力バッファ４６によ
ってバッファされ、バッファされた比較データ・バス及
びバッファされた外部クロック線４８上に、それぞれ配
置される。

比較データ・バス４３及びクロック、１４４によってテ
スト中のシステム１６を感知することにより、ＰＦＩＴ
ＩＩはシステム１６の現在の状態を判断することができ
、これにより、感知した現在の状態に関連してシステム
１６中に予測可能且つ再生可能な故障条件の注入を行う
ことが容易になる。尚、比較データ・バス４３は好適な
実施例において３２ビツトのディジタル情報を持ってい
るけれども、本発明は、単に使用されていないビット線
上に存在する信号を無視することによって３２ビツトよ
りも小さい情報を感知するべきときに使用することがで
きることに注意されたい。さらに、この好適な実施例を
、３２ビツトよりも多いビットを使用するように変更す
ることは当業者の能力の範囲である。

４ビツトの故障データ・バス５１．４ビツトのイネーブ
ル故障低レベル・バス５２，４ビツトのイネーブル故障
高レベル・バス５３及びイネーブル故障線５４は、ある
予定の時間にシステム１６（第１図）内の可能な６４本
の電圧ノードのうちの１つに高レベル故障（１）または
低レベル故障（０）のうちのどちらかの注入を制御する
ために、４個の故障注入ボッド（ｐｏｄ）　（図示しな
い）によってデコードされる。

故障データ・バス５１中の各ビット線は４個の注入ポン
ドの各々に接続されている。その個々の注入ボッドは、
各ポンドに接続されている１６本の故障注入線の個別の
線をイネーブルするために故障データ・バス５１をデコ
ードする。尚、その各線はシステム１６内の電圧ノード
に接続されている。

イネーブル故障バス５２及び５３中の各ビット線は４個
の注入ポンドのうちの個別のボッドに接続されている。

所与の任意の時点において、バス５２及び５３を構成す
る８ビツト線のうちの１ビツト線のみが活動状態である
。それゆえ、バス５１．５２及び５３上に含まれている
情報は、１”故障または″Ｏ′″故障のどちらかを注入
するように６４本の故障注入線のうちの１つをイネーブ
ルするために使用される。イネーブルされた故障注入線
は次に、イネーブル故障線５４が低レベルで活動状態に
あるときに要求された故障を注入するために活動化され
る。

第３図及び第４図に示すハードウェアの詳細な動作は、
後に第８〜１０図に関連する故障注入手続の制御フロー
チャートを説明するときに併せて説明する。

ここで第５〜７図を参照すると、データ入力手続の制御
のフローチャートが示されている。好適な実施例におい
ては、制御の流れは、好適には１８Ｍパーソナル・コン
ピュータであるコンピュータ１２中に記憶されたプログ
ラムによって実行される。第５図は、ＰＦ、ＩＴプログ
ラムがどのようにしてスタートされるかを示す。ブロッ
ク２０１で初期化が行なわれた後、ＰＦＩＴロゴ・スク
リーン３１１　（第１３図）が表示され、プログラムは
ユーザーがコンピュータ・キーボード上で入力するのを
待つ、ステップ２０２での追加的なプログラム初期化の
後、第１４図に示すメイン・メニュー４０１がブロック
２０３中でユーザーに表示される。尚、メイン・メニュ
ーのスクリーンはその大部分がプログラマの任意に設定
できる事項であり１本発明が多くの異なるメイン・メニ
ューのフォーマットとスクリーンを用いて実現できるこ
とはこの分野の当業者に自明である。

続いてフローチャートは第６図に進む。プログラムはブ
ロック２０４でユーザーからの入力を待つ、ファンクシ
ョン・キー以外の任意の入力データはメイン・メニュー
４０１中のデータを更新するために使用される。ユーザ
ーが、判断ブロック２１１で示すように、任意のファン
クション・キーＦｌ〜Ｆ１０を押すと、制御の流れは第
７図へ進む。

第７図は、ユーザーがファンクション・キーを押すこと
に応答して行なわれる動作をあられす。

例えば判断ブロック２２１で示されるように、ユーザー
がファンクション・キーＦ１を押したなら。

メニューデータが検索され、ブロック２２２で注入サブ
ルーチンがコールされる。注入サブルーチンは第８〜１
１図に詳細に示され、その説明は後述する。

再び第７図を参照すると１判断ブロック２２３で示すよ
うにユーザーがファンクション・キーＦ２を押すと、メ
イン・メニューが表示されプログラムは再び第６図のブ
ロック２０４で示されるように、キーボード入力を待つ
。

もしユーザーが、判断ブロック２２４で示すようにファ
ンクション・キーＦ３を押したならば、第１５図に示す
ように比較１及び２メニユーが表示される６ユーザーは
、第１５図のＰＦＩＴデータ・メニュ一部分４２２にデ
ータを入力することができる。メニュ一部分４２２中に
入力されたＯ′″または１１１１１以外の任意のデータ
はパ考慮しない″としてプログラムにより無視される。

プログラムは再び第６図のブロック２０４で示すように
キーボード入力を待つ。

もしユーザーが判断ブロック２２６で示すようにファン
クション・キーＦ４を押したなら、第１５図に示すよう
に、比較１及び２メニユー４２１が表示される。ユーザ
ーは第１５図のライン定義部分にデータを入力すること
ができる。メニュー部分４２３はただ部分４２２中のプ
ローブ接続を説明するためだけに使用され、ハードウェ
アによっては使用されないことに注意されたい。プログ
ラムは再び、第６図のブロック２０４に示すように、キ
ーボード入力を待つ。

もしユーザーが、判断ブロック２２７に示すようにファ
ンクション・キーＦ５を押したなら、第１６図に示すよ
うに比較３及び４メニユーが表示される。メニュー４４
１は、プローブ１及び２の代わりにプローブ３及び４の
データが表示されることを除いては、メニュー４２１と
同じである。

ユーザーは第１６図のＰＦＩＴデータ・メニュー部分４
４２にデータを入力することができる。プログラムは再
び、第６図のブロック２０４に示すように、キーボード
入力を待つ。

もしユーザーが１判断ブロック２２８に示すようにファ
ンクション・キーＦ６を押したなら、第１６図に示すよ
うに、比較３及び４メニユー４４１が表示される。ユー
ザーは、第１５図の腺定義部分４４３にデータを入力す
ることができる。プログラムは再び、第６図のブロック
２０４で示すように、キーボード入力を待つ。

もしユーザーが、判断ブロック２２９で示すようにファ
ンクション・キーＦ７を押したなら、メニュー情報がバ
グ名称４０２（第１４図）としてディスクまたはディス
ケット上にセーブされる。

もしバグ名称４０２が以前にセーブされているなら、ユ
ーザーは、改訂のオプションであるファンクション・キ
ーＦ８を代わりに使用するように指令される。プログラ
ムは再び、第６図のブロック２０４で示すように、キー
ボード入力を待つ。

もしユーザーが、判断ブロック２３１で示すようにファ
ンクション・キーＦ８を押したなら、バグ名称４０２（
第１４図）を求めてメニュー・データが検索され、バグ
・データ・ファイルが改訂される。このオプションは、
前に記憶されたファイルをユーザーによる新しいデータ
入力で改訂するために使用される。もしバグ名称４０２
が前にセーブされていなかったら、ユーザーは代わりに
、セーブのオプションであるファンクション・キーＦ７
を使用するように指令される。プログラムは再び第６図
のブロック２０４で示すように、キーボード入力を待つ
。

もしユーザーが、判断ブロック２３２で示すようにファ
ンクション・キーＦ９を押したなら、バグ名称４ｏ２（
第１４図）としてディスクまたはディスケット上に以前
にセーブされていたデータがメイン・メニュー中にロー
ドされる。もしバグ名称４０２が以前にセーブされてい
なかったら、スクリーン上にエラー・メツセージがあら
れれる。

そしてプログラムは再び、第６図のブロック２゜４で示
すようにキーボード入力を待つ。

もしユーザーが、ブロック２３３で示すようにファンク
ション・キーＦＩＯを押したなら、ＰＦＩＴプログラム
からの脱出がはかられ、制御はコンピュータ１２のオペ
レーティング・システムに引き渡される。好適な実施例
においては、オペレーティング・システムは、ＩＢＭデ
ィスク・オペレーティング・システム（ＤＯ３）である
。

第８図は、第７図のブロック２２２中でコールされる注
入サブルーチンのフローチャートである。

ユーザーがＦ１キーを押した後は、メイン・メニュー４
０１（第１４図）からのデータが判断ブロック２４１中
で有効か否かを判断される。メニュー４２１及び４４１
（第１５図及び第１６図）中のデータはチェックする必
要がないことに注意されたい。なぜなら、ＰＦＩＴデー
タ・メニュ一部分中の１′Ｏ”または１”以外のデータ
は無視されるからである。もしメイン・メニュー４０１
中のデータが有効でないなら、サブルーチンは第７図に
戻りそこでブロック２２５によってエラー・メツセージ
が表示される。プログラムは次に第６図のブロック２０
４で示すように、キーボード入力を待つ。もしそのデー
タが有効なら、制御の流れは第９図に継続する。もしメ
イン・メニュー４０１中のデータが有効なら、制御の流
れは第９図に進む。

第９図及び第２．３．４．１４．１５及び１６図を参照
すると、比較メニュー４２１及び４４１からの比較デー
タがブロック２５１中のハードウェアにロードされる。

このとき、ロード・データ・メモリ線３１（第２図）が
イネーブルされ、データはＰＦＩＴデータ・バス４２上
をデータ・メモリ・レジスタ５７（第３図）へ進む。バ
ス４２がらは、各々が３２ビツトからなる１５個までの
ワードがロードされ机データ・バス４２はわずが８ビツ
ト・バスであるので、３２ビツト・ワードをレジスタ５
７中にロードする毎に４サイクルが必要である。

比較メニュー４２１及び４４１がらのマスク・データ（
マスクは、ＰＦＩＴデータ・メニュ一部分４２２及び４
４２中で１１０７１またはＩｔ　Ｉ　Ｉ＋以外の任意の
データから生成される）が次にブロック２５２中のハー
ドウェアにロードされる。ロード・マスク・メモリ、１
３０（第２図）がイネーブルされ、データがＰＦＩＴデ
ータ・バス上をマスク・メモリ・レジスタ５８（第３図
）へ進む、バス４２からは各々が３２ビツトからなる１
５個までのワードがロードされる。データ・バス４２は
わずか８ビツトのバスであるため、３２ビツト・ワード
をレジスタ５８にロードするたびに４サイクルが必要で
ある。

データ・メモリ・レジスタ５７及びマスク・メモリ５８
のどちらの場合にも、ロード・データ・メモリ線３１ま
たはロード・マスク・メモリｇ３０のどちらかが低レベ
ルの活動状態にあるとき。

適正なアドレスがアドレス・バス６２上になくてはなら
ない。これは、各レジスタには１５個韮でのワードが格
納され得るのであり、それらのワードは後で適正な順序
でリコールすることができるように各レジスタ内の適正
な位置に格納されなくてはならないからである。

各ワードを適正な位置に格納することを保証するために
、ロード・メモリ・カウンタ・ラッチ線２９が活動状態
であるときに、メモリ・アドレス・ラッチ５９とメモリ
・アドレス・カウンタ６１にはデータバス４２を介して
適正なアドレスがロードされる。カウンタ・ラッチ５９
は、バス６５によりメモリ・アドレス・カウンタ６１に
接続されている。そのアドレスは次に、ロード・データ
・メモリ線３１またはロード・マスク・メモリ線３２が
活動状態であるときにアドレス・バス６２上に存在する
ことになる。

すべてのワードがデータ・メモリ・レジスタ５７及びマ
スク・メモリＲＩＡ５８にロードされると、メモリ・カ
ウンタ・ラッチ５９とメモリ・アドレス・カウンタ６１
が、メモリ・レジスタ中の最初のワードのアドレスによ
り再初期化される。

動作においては、メモリ・アドレス・カウンタ６１のカ
ウントが、アドレス・バス６２を介してメモリ５７及び
５８の各々にアドレスするために使用される。線６３上
のカウント信号によってアドレス・カウンタ６１がデク
リメントされるにつれて、アドレス・バス６２が、メモ
リ５７及び５８中に格納されている３２ビツト・ワード
を順次的に進み、それらのワードの各々を順次的に、３
２ビツト比較データ・バス６４及び３２ビツト・マスク
・データ・バス６６のそれぞれに現出させる。アドレス
・カウンタ６１がゼロまでデクリメントされると、−最
終カウント線９２が低レベル活動性になる。これにより
、ＡＮＤゲート１１８の出力線１１７が低レベルの立ち
下げられ、以て、メモリ・カウンタ・ラッチ５９からの
アドレス・カウンタ６１にもとのカウント値が再ロード
される。

第９図を再び参照すると、次にメイン・メニュー４０１
（第１４図）からのクロック・ステータス４０３がブロ
ック２５３中でハードウェアにロードされる。もしユー
ザーがクロック・ステータス４０３として”　ｐ　ｏ　
ｓ”を記述していたなら、ｌｌＡ１３１は低レベルであ
り線１３２は高レベルである（第３図）、このとき、ロ
ード・クロック・ステータス線２８がイネーブルされ、
Ａ　Ｎ　Ｄゲート８６への入力線１３３は外部クロック
４８の二重反転された線である。もしユーザーがクロッ
ク・ステータス４０３として”　Ｎ　Ｅ　Ｇ　”を記述
していたなら、線１３１が高レベルで線１３２が高レベ
ルである（第３図）。このとき、ロード・タロツク・ス
テータス線２８がイネーブルされ、ＡＮＤゲート８６へ
の入力線１３３が外部クロック４８の反転された線であ
る。もしユーザーがクロック・ステータス４０３として
”　Ｎ　ＯＮ　Ｅ　”を記述していたなら、線１３２は
低レベルである（第３図）。

このとき、ロード・クロック・ステータス線２８がイネ
ーブルされ、ＡＮＤゲート８６への入力線１３３は常に
高レベルである。

メイン・メニュー４０１（第１４図）からのシーケンス
・カウント４０４は次に１２ビツト・カウントによりブ
ロック２５４中でハードウェアにロードされる。ロード
・シーケンス・カウント線３２（第２図）がイネーブル
され、シーケンス・カウント・データがＰＦＩＴデータ
・バス４２上でシーケンス・カウンタ・ラッチ１１１及
びラッチ出力１１２を介してシーケンス・カウンタ・レ
ジスタ５６（第３図）に移行する。ラッチ１１１の出力
１１２は、ＡＮＤゲート１１４の出力線１１３が低レベ
ルであるときシーケンス・カウンタ５６をロードするた
めに使用される。出力線１１は、ロード・シーケンス・
カウント線３２が低レベル活動状態であるかまたは一一
致線１１６が低レベル活動状態であるとき低レベルであ
る。バス４２はわずか８ビツト・バスであるので、１２
ビツト・カウントをラッチ１１１にロードするには２サ
イクルが必要である。

メイン・メニー４０２（第１４図）からの再試行カウン
ト４０６は次に、ブロック２５６（第９図）でハードウ
ェアにロードされる。ロード再試行カウンタ線２５（第
２図）がイネーブルされ。

再試行カウント・データがＰＦＩＴデータ・バス４２上
を再試行カウンタ６９　（第４図）へ進む。

メイン・メニュー４０１からの制御レジスタは次ニフロ
ック２５７（第９図）でハードウェアにロードされる。

そして、ロード制御線３４（第２図）がイネーブルされ
る。制御ビットは、制御ラッチ１３４を介し、遅延制御
線１３６、期間制御線上３７及びイネーブル再試行線１
３８（第４図）を通ってハードウェアにロードされる。

！１３６〜１３８はハードウェアに、遅延がＯであるか
またはＯより大きいか、バグが固定であるか断続的であ
るか、再試行が考慮されているかどうか、のそれぞれに
ついて知らせる。

次にメイン・メニュー４０１　（第１４図）からの期間
がブロック２５８（第９図）でハードウェアにロードさ
れる。そして、ロード期間カウンタ１ｉ２６（第２図）
がイネーブルされ、期間データがＰＦＩＴデータ・バス
４２上で期間カウンタ・ラッチを介して期間カウンタ・
レジスタ６８（第４図）に進む。期間カウンタ・ラッチ
１２２の出力バス１２７は、ＡＮＤゲート１２６の出力
線１２８が低レベルであるとき期間カウンタ６８にロー
ドするために使用される。出力線１２８は、ロード期間
カウンタｇ２６が活動状態にあるかまたは期間カウンタ
６８がゼロにデクリメントされたとき低レベルに下げら
れる。

メイン・メニュー４０１からの遅延が次にブロック２５
９でハードウェアにロードされる。ロード遅延カウンタ
線２７（第２図）がイネーブルされ、遅延データがＰＦ
ＩＴデータ・バス４２上を遅延カウンタ・ラッチ１２１
を介して遅延カウンタ・レジスタ６７（第４図）へと進
む。遅延カウンタ・ラッチ１２１の出力バス１２３は、
ＡＮＤゲート１２４の出力線１２９が低レベルのときに
遅延カウンタ６７にロードするために使用される。

出力線１２９は、ロード遅延カウンタ線２７が活動状態
にあるかまたは遅延カウンタ６７がゼロにデクリメント
されたときに低レベルに下げられる。

メイン・メニュー４ｏ１（第１４図）からのバグ番号（
テスト・ピン）４１１及びバグ・レベル４１２が次にブ
ロック２６１及びブロック２６２（第９＠）でハードウ
ェアにロードされる。ロード故障線２４（第２図）がイ
ネーブルされ、バグ番号とバグ・レベル・データを含む
８ビツト・ワードがＰＦＩＴデータ・バス４２上で故障
ラッチ７１に進む、この８ビツト・ワードのうちの４ビ
ツトは、バス５１上で故障データを構成するために使用
される。これらの４ビツトは、バグ番号（テスト・ピン
）４１１の下位４ビツトである。

ソフトウェアにより、バグ番号（テスト・ピン）４１１
の上位２ビツトが、バグ・レベル４１２中に含まれてい
る１ビツトと結合されて、３ビツトの情報が形成される
。これら３ビツトは次に、イネーブル故障バス５２及び
５３に含まれている８ビツトのうちの１ビツトを活動化
するためにデコーダ７２によってデコードされる。もし
ユーザーが、バグ・レベル４１２としてゼロのバグ・レ
ベルを指定していたなら、データは、イネーブル故障低
レベル・バス５２上を進む、もしユーザがバク・レベル
４１２として１のバグ・レベルを指定していたなら、デ
ータはイネーブル故障高レベル・バス５３上を進む、こ
のようにして、故障１１Ａ５４が低レベル活動状態であ
るときに、１つの故障注入線が、ユーザー指定故障を注
入できる状態にある。

８ビツト・ワードの番号のビットは、ディスエーブル・
ハード注入線７３として使用される。活動状態にあると
き、ディスエーブル・ハード注入線７３は、固定故障を
シミュレートし得るように。

所望の故障の注入のハードウェア制御をディスエーブル
する。

第７図のブロック２２２中でコールされる注入サブルー
チンの制御の流れは第１０図へと続く。

もしユーザーが、メイン・メニュー４０１（第１４図）
のバグ・タイプ４１３として固定バグ・タイプを指定し
たなら、判断ブロック２７１による判断によって、ブロ
ック２７２で注入ハードウェアがスタートされる。固定
故障は、期間制御線１３７が低レベル（第４図）にある
とき生じる。これによりＡＮＤゲート７４がディスエー
ブルされ、以てクロック信号が期間カウンタ６８に到達
するのが防止される。さらに、低レベルのディスエーブ
ル・ハード注入線７３は、ＮＡＮＤゲート７６をして、
ＡＮＤゲート７７に高レベル信号を与えさせる。その後
、イネーブル故障線５４が、ＮＡＮＤゲート７８とＡＮ
Ｄゲート７７を介して、停止／リセット線２２及び注入
故障線２３によってのみ制御される。停止／リセット線
２２は低レベル活動性であり１通常の動作の間は、ＮＡ
ＮＤゲート７８に高レベル信号を与えることになる。注
入故障線２３が低レベル活動性であって、すなわちユー
ザーが固定故障を注入することを望んでいることを示す
場合には、ＮＡＮＤゲート７８の反転入力がその出力を
低レベルに立下げ、以てイネーブル故障線５４を活動性
低レベル状態に立下げる。故障注入線２３がその不活動
性高レベル状態に復帰するとき、イネーブル故障線５４
もまたその不活動性高レベル状態に復帰する。

固定バグは、判断ブロック２７３（第１０図）で判断さ
れる。打切りコマンドがキーボードから入力されるまで
終了しない、好適な実施例では、打切りコマンドは、コ
ントロール（ＣＴＲＬ）キー＋ブレーク（ＢＲＥＡＫ）
キーのシーケンスである。打切りコマンドが受取られる
と、ブロック２７４で注入エラー・フラグがセットされ
、停止／リセット線２２（第２図）がブロック２７６で
イネーブルされ、以てハードウェアがリセットされる。

次に注入サブルーチンが第７図に戻りそこでブロック２
２５によってエラー・メツセージが表示される。プログ
ラムは次に、第６図のブロック２０４で示すように、キ
ーボード入力を待つ。

もしユーザが、メイン・メニュー４０１（第１４図）中
でバグ・タイプ４１３として断続バグ・タイプを指定し
たなら、ブロック２８２（第１０図）で比較ハードウェ
アがスタートされる。初期的には、各カウンタ６１．６
７．６８及び６９のボロー（ＢＯＲ）出力は高レベル状
態にあり、これによりＮＡＮＤゲート８１が再試行線８
２（第４図）上に高レベル信号をもたらす。スタートの
前に、スタート［３３は高レベルであり、このことは、
再試行線８２上の高レベル信号と協働して、ＡＮＤゲー
ト８３に、再試行ラッチ８４（第３図）のプリセット入
力（Ｐ　Ｒ）に高レベル信号を送出させる。ラッチ８４
のＰＲ入力とクリア（ＣＬ）入力は低レベル活動性であ
り、以て、ラッチ８４の出力はスタートの前に低レベル
であり、これによりＡＮＤゲート８６がディスエーブル
される。

比較ハードウェアがブロック２８２（第１０図）でスタ
ートされるとき、スタート線３３がイネーブルされ、こ
れによりＡＮＤゲート８３がラッチ８４をセットしてＡ
ＮＤゲート８６（第３図）をイネーブルする。ＡＮＤゲ
ート８６はまた、イネーブル・クロック線２８の制御の
下で出力ｍ１３３によってイネーブル及びディスエーブ
ルすることができる。ラッチ８７と論理ゲート１３９．
１４１．１４２及び１４３は２：１セレクタ回路として
働く。出力線１３３は、出力線１３２が低レベルである
とき高レベルであり、以てクロックは表示されない。出
力！１３３は、入力線１３１が低レベルであり入力線１
３２が高レベルのとき、正の外部クロックに追従し、入
力ｍ１ｌｌが高レベルであり入力線１３２が高レベルで
あるとき負の外部クロックに追従する。

ＡＮＤゲート８６が再試行ラッチ８４とＮＯＲゲート１
３９によって活動化されると、ＡＮＤゲート８８及び８
９と、ＮＯＲゲート９１は、データ・メモリ５７に格納
された第１のワードのビットｏと、比較データ・バス４
７上にあられれるビット０を比較する働きを行う。この
比較は、マスク・メモリ５８中に格納された第１のワー
ドのビットＯによってマスクすることができる。マスク
・メモリ５８のビット０が０′″を持っているなら。

ＡＮＤゲート８８及び８９の両方がディスエーブルされ
、以てＮＯＲゲート９１が、バス４７及び６４のビット
０の実際の値に拘らずつねに高レベル出力を発生するこ
とになる。もしマスク・メモリ５８のビット０が“１”
を持っているなら、ＡＮＤゲート８８及び８９の各々が
活動状態であり。

これにより、データ・メモリ５７のビット○が比較デー
タ・バス４７のビットＯに等しいときのみＮＯＲゲート
９１が高レベル出力を発生する。この高レベル信号は、
一方、Ａ　Ｎ　Ｄゲート８６に与えられる。

ＡＮＤゲート８８．８９及びＮＯＲゲート９１からなる
回路は、比較データ・バス４７上でビソトエｏ−Ｔ３１
につき、３２回反復される。こうしてＡＮＤゲート８６
は、バス６４　（Ｄｏ−Ｄ３１）中でマスクされていな
いすべてのビットが、比較データ・バス４７　（ＩＯ−
Ｉ３１）の対応するすべてのマスクされていないビット
に等しいときは何時でもカウント線６３上に高レベル信
号を発生する。そのとき、そしてそのときにのみＡＮＤ
ゲート８６はカウント線６３上に高レベル信号を発生す
ることになる。ＡＮＤゲート８６、ラッチ８４、ＡＮＤ
ゲート８８．８９及びＮＯＲゲート９１は、ビット１〜
３１を比較するのに必要なＡＮＤゲート及びＮ　ＯＲゲ
ート（図示しない）と協働して比較論理９０を構成する
。

ＡＮＤゲート８６による首尾よいワードの比較によって
カウント線６３が活動化されるとき、いくつかの事象が
発生する。先ず第１に、データ・メモリ５７及びマスク
・メモリ５８の両方における次のワードがアドレスされ
るようにメモリ・アドレス・カウンタ６１が減少される
。

もしカウンタ６１がゼロまでデクリメントされておらず
、すなわち比較のためにメモリ５７及び５８中に少くと
も１つ以上のワードが残っていることが表示されるなら
、その格納されているデータ・ワードはバス６４上に与
えられ、比較データはバス４７上に与えられ、マスク・
データは、第１のワードに関連して前述した動作に類似
する比較論理９ｏの動作のためにバス６６上に与えられ
る。もしそうではなく、アドレス・カウンタ６１がゼロ
までデクリメントされている、すなわちメモリ５７及び
５８中にはアドレスすべきワードがないということが表
示されているなら、カウンタ６１のＢＯＲ線９２が低レ
ベル活動状態になる。

最終カウント線９２は、シーケンス・カウンタ５６をデ
クリメントするためのクロック信号として使用され、ま
た、カウント線６３とともに、反転したかたちで、ＡＮ
Ｄゲート９３に与えられる。

最終シーケンス・カウント！９４もまた１反転したかた
ちでＡＮＤゲート９３に与えられる。

シーケンス・カウンタ５６中に格納されたカウントは、
最終カウント線９２が低レベルになるとき“１”だけデ
クリメントされる。もしシーケンス・カウンタ５６がゼ
ロまでデクリメントされていないなら、最終シーケンス
線９４（カウンタ５６のＢＯＲ）は高レベルのままであ
る。最終カウント線９２が低レベルで最終シーケンス線
９４が高レベルであるとき、メモリ・アドレス・カウン
タ６１には、データ・メモリ５７に格納された同一の事
象が別に発生したことを感知するためにメモリ・カウン
タ・ラッチ５９中に格納されたカウントが再ロードされ
る。この処理は、シーケンス・カウンタ５６がゼロまで
デクリメントされるまで続けられる。

シーケンス・カウンタ５６が最終的にゼロまでデクリメ
ントされると、最終シーケンス線９４が低レベルに立ち
下げらける。線９４上の低レベル信号は、最終カウント
線９２上の低レベル信号の反転信号と、カウント線６３
上の高レベルとともに、反転形式でＡＮＤゲート９３に
与えられる。

この組み合わせにより、ＡＮＤゲート９３は一致線９６
上に高レベル信号を発生する。

−敷線９６上の高レベル信号は、データ・メモリ５７中
に格納されている事象が、シーケンス・カウンタ５６中
に格納されているもとのカウント値に等しい特定の回数
だけ発生したことをあられす、好適な実施例においては
、シーケンス・カウント値は４０９６までに等しくでき
るが、この最大値をより大きくすることは当業者の能力
の範囲であろう。−敷線９６上の高レベル信号は、反転
形式でＡＮＤゲート９５に与えられ、ＡＮＤゲート９５
は、再試行ラッチ８４のクリア（ＣＬ）入力に低レベル
信号を与えて、Ａ　Ｎ　Ｄゲート８６をディスエーブル
する。

第４図を参照すると、−敷線９６は、ＡＮＤゲート９７
とＮＡＮＤゲート１４４の両方に接続されている。−敷
線９６上の高レベル信号はＡＮＤゲート９７をイネーブ
ルして、発振器９８によって発生されたクロック信号に
、遅延カウンタ６７のデクリメントを開始させる。

一致線９６上の高レベル信号がＮ　Ａ　Ｎ　Ｄゲート１
４４上に与える効果は、遅延制御線１３６の状態に依存
する。もし遅延制御線１３６が低レベルであるなら、Ｎ
ＡＮＤゲート１４４の出力は常に。

−敷線９６の状態に拘らず高レベルである。しがし、も
し遅延制御線１３６が高レベルであるなら。

−敷線９６上の高レベル信号が、ＮＡＮＤゲート１４４
の出力を低レベルにすることになる。この信号はＡＮＤ
ゲート７７に与えられ、イネーブル故障線５４を低レベ
ルにする。イネーブル故障線５４上の低レベルは前述の
４個の注入ボンドのうちの１つをイネーブルし、故障を
、テスト中のシステム１６に注入させる。こうして、遅
延制御線１３６の高レベルは、一致が検出される時点と
、テスト中のシステム１６に故障が注入される時点との
間に実質的なゼロ遅延をもたらすために使用される。

ゼロよりも大きい遅延に対しては、遅延制御線１３６が
不活動低レベルになり、その遅延は、遅延カウンタ６７
によって制御されることになる。

遅延カウンタ６７がゼロまでデクリメントされたとき、
遅延完了線９９（カウンタ６７のＢＯＲ）が低レベルに
なる。遅延完了線９９上の低レベル信号は、反転形式で
ＡＮＤゲート７４に与えられ５期間制御線１３７が不活
動高レベルであるので、ＡＮＤゲート７４は、発振器９
８によって発生されたタロツク信号を期間カウンタ６８
に印加し始める。

さらに、遅延完了線９９上の低レベル信号が、ディスエ
ーブル・ハード注入線７３、ＡＮＤゲート１ｏ１の出力
、及び遅延制御線１３６とともに、反転形式でＮＡＮＤ
ゲート７６に与えられる。ＡＮＤゲート１０１の出力は
、期間カウンタ６８がカウントを行っている期間は高レ
ベルである。なぜなら、期間完了、ＩＲＬＯ２が高レベ
ルだからである。

こうして、ＮＡＮＤゲート７６はＡＮＤゲート７７の一
方の入力に低レベル信号を与え、ＡＮＤゲート７７の第
２の入力にはＮＡＮＤゲート７８から高レベル信号が与
えられ、ＮＡＮＤゲート１４４の出力が、ＡＮＤゲート
７７の第３の入力に高レベル信号を与える。これにより
、ＡＮＤゲート７７がイネーブル故障線５４上に活動性
低レベル信号を発生し、以て、テスト中のシステムに故
障を注入するために、前述した４個の注入ボッドのうち
の１つが活動化される。

この低レベル信号は、期間カウンタ６８がカウントして
いる間、イネーブル故障線５４上に存在し続けることに
なる。そして、カウンタ６８がゼロに到達すると、期間
完了線１ｏ２（カウンタ６８のＢＯＲ）が高レベルから
低レベルに移行する。

これによりＮＡＮＤゲート７６の出力が低レベルから高
レベルへ移行して、以てＡＮＤゲート７７がイネーブル
故障線５４を不活動高レベル状態にし、故障の注入が停
止される。

イネーブル故障線５４が活動性低レベルから不活動高レ
ベルへ移行するとき、ＡＮＤゲート１４６の出力が高レ
ベルになる。これにより再試行カウンタ６９が“１″だ
けデクリメントされる。もしそれ以上の再試行が行なわ
れるべきでないなら、再試行カウンタ６９がゼロに到達
し、これにより、注入完了線１０４が不活動高レベルか
ら活動性低レベルに移行し、以て再試行線８２がＮＡＮ
Ｄゲート８１を介して不活動高レベルになされる。この
ことは、ＡＮＤゲート８６（第３図）の活動化を阻止す
る。

もし再試行カウンタがゼロまでデクリメントされていな
いなら、ＮＡＮＤゲート８１が、再試行ａ８２を、期間
カウンタ６８のカウントの最後の時点で活動性低レベル
にする。これにより再試行ラッチ８４を介してＡＮＤゲ
ート８６が再活動化され、以て比較論理９０が、テスト
中のシステム１６（第１図）内で他の事象が発生するの
を検出し始めることが可能になる。

もし上述の手続の任意の時点で、判断ブロック２８３（
第１０図）により示されるように、打切りコマンドがユ
ーザーから受は取られたならば、ブロック２７４で注入
エラー・フラグがセットされ、ブロック２７６中で停止
／リセット線２２がイネーブルされ、以てハードウェア
がリセットされる。注入サブルーチンは次に第７図に戻
り、そこでブロック２２５によりエラー・メツセージが
表示される。ユーザーから打切りコマンドが受取られな
い限り、読取りステータス線２１　（第２図）をイネー
ブルすることによって制御は継続的なハードウェアのス
テータスを読み取る。読取りステータス線がイネーブル
されるとき、ステータス・バッファ１０６の内容が、ユ
ーザーが指定したタスクが完了したか否かを調べるため
にチェックされる。ステータス・バッファ１０６は、４
本の線の遅延完了９９と期間完了１０２と、注入完了１
０４と、一致９６の値を格納するために使用される。も
しステータス・バッファ１０６が、タスクが完了してい
ないことを示すなら、制御は、打切りコマンドが送られ
たかどうかを調べるため再び判断ブロック２８３を眺め
、再びハードウェアのステータスを読み取る。ユーザー
によって指定されたタスクが完了するとすぐに、判断ブ
ロック２８６での判断により、ブロック２７６中で停止
／リセットＨ２２（第２図）がイネーブルされ、以てハ
ードウェアがリセットされる。注入サブルーチンは次に
第７図に戻る。判断ブロック２３４はエラー・フラグが
セットされていないと判断し、ブロック２３６で注入良
好メツセージを表示する。

プログラムは次に、第６図のブロック２０４で示すよう
に、キーボードの入力を待つ。

プログラムは、ブロック２３３で示すように、ユーザー
がファンクション・キーＦ１ｏを押したときに停止する
。ファンクション・キーＦＩＯが押されると、ＰＦＩＴ
プログラムからの脱出がはかられ、制御は、コンピュー
タ１２のオペレーティング・システムに引き渡される。

次に第１１及び１２図を参照すると、ＰＦＩＴの簡単な
サンプルが図示されている。メモリの６４にバイト・ブ
ロックに読み書きを行うように設計された典型的なメモ
リ・インターフェースにおいては、１６ビツト・アドレ
ス・バス１５２と、８ビツト・データ・バス１５３と、
読取線１５４と、書込線１５５によって、メモリ・イン
ターフェース制御ハードウェアがメモリに接続される。

通常の読取動作の間は、ハードウェア１５０によって時
間ｔ２にメモリ１５１に１６ビツト・アドレスが加えら
れる。これにより、メモリの単一の８ビツトバイトにア
ドレスがはかられる。ハードウェア１５０によって決定
された予定時間後の時間ｔ２において、読取線１５４が
低レベル活動性になり、以て、予定の遅延の後時間ｔ、
に選択されたバイトがデータ・バス１５３上に現出され
る。バス１５３上のデータは次に、ハードウェア１５０
によって使用される。

第７図のディジタル処理システムに故障を注入するため
に、従来技術では、例えば、バス１５３のうちの１本の
線を選択し、その線をアースまたは信号電圧に連結して
いた。これにより短絡回路ビット線は満足にシミュレー
トされるけれども、メモリ１５１内の固着ビットまたは
断続ビットをシミュレートすることはできかなった。

本発明は、メモリ１５１内で予測可能且つ反復可能なシ
ミュレーションを容易ならしめるために適用することが
できる。これを達成するために、比較バス１７の結線プ
ローブが、第１１図に示すように、読取線１５４とアド
レス・バス１５２に接続される。次に、データ・メモリ
５７にワードがロードされ、これによりデータ・メモリ
５７は読取線１５４が低レベルであり特定のアドレスが
アドレス・バス１５２上にある時期を認識する。

遅延と期間は、遅延カウンタ６７と期間カウンタ６８に
それぞれロードされる。ＰＦＩＴはスタート線３３上の
低レベルによってスタートされる。

比較バス１ン゛上の情報は次に、比較論理９０によって
、データ・メモリ５７中に格納されたワードと比較され
ることになる。そして、一致が検出されると、第１２図
に示すように、−敷線が高レベルに立ち上がる。゛遅延
カウンタ６７に格納された遅延は、デクリメントされ、
それから、注入バス１８を介してデータ・バス１５３上
でデータ・ビット０に故障が注入されることになる。期
間カウンタはＯまでデクリメントされ、そのとき故障が
終了される。

この特定の例では、データ・バス１５３のデータ・ビッ
ト０が高レベルにあるかまたは１に等しくなくてはなら
ないと仮定している。ＰＦＩＴが、読取線１５４が低レ
ベルであり適正なアドレスがアドレス・バス１５２上に
あることを検出すると。

ＰＦＩＴは第１２図に示すように遅延をスタートさせる
ことになる０次に、データ・バス１５３のデータ・ビッ
ト０が高レベルに立ち上がりつつあるとき、ＰＦＩＴが
注入バス１８を介して故障を注入し、データ・ビット０
を低レベルに立ち下げる。この故障は、データ・バス１
５３上のデータが最早有効でなくなるまで残ることにな
る。この故障はアドレス・バス１５２上に特定のアドレ
スがあられれたときにのみ注入されるので、メモリ１５
１内の単一の固着ビットがシミュレートされたことにな
る。

Ｆ０発明の詳細 な説明したように、この発明によればテストすべきシス
テムのアドレスの発生などの特定の事象に応答して故障
条件を注入するようにしたので、メモリ中の特定のバイ
トの故障等が効果的にシミュレートできるという効果が
得られる。

【図面の簡単な説明】

第１図は、テストされるシステムに接続された本発明の
装置のブロック図、 第２図は、第１図の構成のインターフェース部分の詳細
なブロック図、 第３図は、事象比較ハードウェアの詳細なブロック図、 第４図は、故障注入ハードウェアの詳補なブロック図。 第５図、第６図、第７図は、データ入力手続のフローチ
ャート、 第８図、第９図、第１０図は、故障注入手続のフローチ
ャート、 第１１図は、本発明の適用例を示す図、第１２図は、第
１１図の例の動作タイムチャート、 第１３図は、ＰＦＩＴロゴ・スクリーンの図、第１４図
は、本発明のメイン・メニューの図、第１５図は、本発
明の比較１及び２メニユーの図。 第１６図は、本発明の比較３及び４メニユーの図である
。 １１・・・・プログラム可能故障注入ツール、１３・・
・・事象比較ハードウェア、１４・・・・故障注入ハー
ドウェア、１６・・・・テストされるシステム。 出願人　　インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第１図 ２４→炬１明のレステ１ムのオ尼り要ヅ凶第２図 第３図 第４図 第５図 ＄１０図 （第９）スｑ゛ら） 第１４図

Claims (3)

【特許請求の範囲】
1. （１）故障に対して許容度を有するディジタル処理シス
   テムをテストするための装置であって、（ａ）上記シス
   テムに接続され、上記システム中で発生する予定の事象
   を検出するための手段と、（ｂ）上記検出するための手
   段に応答して予定の故障条件を上記システムに注入する
   ための手段、とを具備する故障シミュレーション装置。
2. （２）上記予定の事象が、上記システム内で予定のシー
   ケンスに生じる複数のディジタル・ワードである特許請
   求の範囲第（１）項に記載の装置。
3. （３）上記検出するための手段が、 上記複数のディジタル・ワードの予定のシーケンスを記
   憶するためのディジタル・メモリ手段と該記憶されたシ
   ーケンスを上記システムから検出されたワードのシーケ
   ンスと比較するための手段と、 上記記憶されたシーケンスが上記検出されたシーケンス
   に一致する時期を表示するための手段と、上記一致に応
   じて、上記注入するための手段を活動化するための手段
   、 とを含む特許請求の範囲第（２）項に記載の装置。