JP2966417B2 - 論理集積回路試験装置 - Google Patents
論理集積回路試験装置Info
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- JP2966417B2 JP2966417B2 JP63222947A JP22294788A JP2966417B2 JP 2966417 B2 JP2966417 B2 JP 2966417B2 JP 63222947 A JP63222947 A JP 63222947A JP 22294788 A JP22294788 A JP 22294788A JP 2966417 B2 JP2966417 B2 JP 2966417B2
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばマイクロプロセッサのような論理集
積回路素子を試験する論理集積回路試験装置に関する。
積回路素子を試験する論理集積回路試験装置に関する。
「従来の技術」 第３図に従来の論理集積回路試験装置の概要を示す。
図中10はパターン発生装置を示す。このパターン発生装
置10はシーケンスメモリ11と、パターンメモリ12と、シ
ーケンスメモリポインタ13と、パターンメモリポインタ
14と、繰り返し回数用カウンタ15と、このカウンタ15の
計数値がゼロになったことを検出するゼロ検出装置16等
によって構成される。
図中10はパターン発生装置を示す。このパターン発生装
置10はシーケンスメモリ11と、パターンメモリ12と、シ
ーケンスメモリポインタ13と、パターンメモリポインタ
14と、繰り返し回数用カウンタ15と、このカウンタ15の
計数値がゼロになったことを検出するゼロ検出装置16等
によって構成される。
パターンメモリ12には使用される全てのパターン信号
が書込まれており、このパターン信号をパターンメモリ
ポインタ14でアクセスし、パターン信号を読出す。シー
ケンスメモリ11はパターン発生順序を記憶している。つ
まり、パターンメモリ12には同一パターンは重複せずに
記憶されている。同一パターンを繰り返し出力する場合
はシーケンスメモリ11から同一アドレスが繰り返し出力
されて、このアドレスに書込まれたパターンを繰り返し
て読出し、このようにして同一パターンを所望の回数発
生させる。
が書込まれており、このパターン信号をパターンメモリ
ポインタ14でアクセスし、パターン信号を読出す。シー
ケンスメモリ11はパターン発生順序を記憶している。つ
まり、パターンメモリ12には同一パターンは重複せずに
記憶されている。同一パターンを繰り返し出力する場合
はシーケンスメモリ11から同一アドレスが繰り返し出力
されて、このアドレスに書込まれたパターンを繰り返し
て読出し、このようにして同一パターンを所望の回数発
生させる。
また、シーケンスメモリによってパターンメモリのあ
る部分を繰り返し読出し、試験パターン信号として出力
する。このようにして実際にパターンメモリに書込むパ
ターン信号は被試験素子に印加するパターン数の数分の
一から数10分の１にパターンを圧縮しパターンメモリに
格納している。
る部分を繰り返し読出し、試験パターン信号として出力
する。このようにして実際にパターンメモリに書込むパ
ターン信号は被試験素子に印加するパターン数の数分の
一から数10分の１にパターンを圧縮しパターンメモリに
格納している。
パターン発生装置10から出力された試験パターン信号
は波形整形回路20を通じて被試験素子30に印加される。
は波形整形回路20を通じて被試験素子30に印加される。
被試験素子30の応答出力は論理比較回路40でパターン
発生器10から出力される期待値パターンと比較され、不
一致が検出されると不良解析メモリ50にその不一致が発
生した時点でパターンメモリ12をアクセスしていた読出
アドレスと論理比較回路40の出力パターンとを記憶す
る。
発生器10から出力される期待値パターンと比較され、不
一致が検出されると不良解析メモリ50にその不一致が発
生した時点でパターンメモリ12をアクセスしていた読出
アドレスと論理比較回路40の出力パターンとを記憶す
る。
不良解析メモリ50はメモリ本体51と、このメモリ本体
51にアドレス信号を与えるメモリポインタ52と、不良検
出用オアゲート53とによって構成され、不良が発生する
毎にメモリポインタ52が＋１ずつアドレスを移し、また
オアゲート53がメモリ本体51に書込指令信号を与え、メ
モリ本体51の先頭アドレスから順に不良発生データを記
憶する。
51にアドレス信号を与えるメモリポインタ52と、不良検
出用オアゲート53とによって構成され、不良が発生する
毎にメモリポインタ52が＋１ずつアドレスを移し、また
オアゲート53がメモリ本体51に書込指令信号を与え、メ
モリ本体51の先頭アドレスから順に不良発生データを記
憶する。
「発明が解決しようとする課題」 パターン発生装置10はパターンメモリ12を繰り返し、
アクセスして試験パターン信号を出力する。つまり、試
験パターンはパターンメモリ12に圧縮されて記憶されて
いる。従って、パターンメモリ12の容量はパターンデー
タの種類数に足りればよい。
アクセスして試験パターン信号を出力する。つまり、試
験パターンはパターンメモリ12に圧縮されて記憶されて
いる。従って、パターンメモリ12の容量はパターンデー
タの種類数に足りればよい。
これに対し、不良解析メモリ50のメモリ本体51の容量
は不良発生回数に足りなくてはならないから、被試験素
子の不良発生回数に対応して大きな容量を必要とする。
は不良発生回数に足りなくてはならないから、被試験素
子の不良発生回数に対応して大きな容量を必要とする。
この発明の目的は、不良解析メモリ50のメモリ容量を
小さくすることができる論理回路試験装置を提供しよう
とするものである。
小さくすることができる論理回路試験装置を提供しよう
とするものである。
「課題を解決するための手段」 この発明の論理集積回路試験装置は、パターンメモリ
を読出アドレスでアクセスして試験パターン信号を読出
し、被試験素子にその試験パターン信号を与え、被試験
素子の応答パターン信号と期待値パターン信号とを論理
比較回路で比較し、不一致により不良が検出されたと
き、不良が発生した時点の上記パターンメモリをアクセ
スしていた読出アドレスと上記論理比較回路が出力した
パターンとを、不良解析メモリに不良データとして記憶
するよう構成した論理集積回路試験装置において、 上記パターンメモリに与えられる読出アドレスを前試
験サイクルと次試験サイクルで一致するか否かを検出す
るアドレス検出手段と、不良発生時に上記論理比較回路
が出力したパターンが前試験サイクルと次試験サイクル
で一致するか否かを検出する不良パターン検出手段と、
上記アドレス検出手段と不良パターン検出手段とが同時
に一致を検出したとき不良解析メモリへの書込みを禁止
する手段と、を具備する。
を読出アドレスでアクセスして試験パターン信号を読出
し、被試験素子にその試験パターン信号を与え、被試験
素子の応答パターン信号と期待値パターン信号とを論理
比較回路で比較し、不一致により不良が検出されたと
き、不良が発生した時点の上記パターンメモリをアクセ
スしていた読出アドレスと上記論理比較回路が出力した
パターンとを、不良解析メモリに不良データとして記憶
するよう構成した論理集積回路試験装置において、 上記パターンメモリに与えられる読出アドレスを前試
験サイクルと次試験サイクルで一致するか否かを検出す
るアドレス検出手段と、不良発生時に上記論理比較回路
が出力したパターンが前試験サイクルと次試験サイクル
で一致するか否かを検出する不良パターン検出手段と、
上記アドレス検出手段と不良パターン検出手段とが同時
に一致を検出したとき不良解析メモリへの書込みを禁止
する手段と、を具備する。
「作 用」 この発明の構成によれば、パターンメモリが続けて同
一アドレスをアクセスされ、従って、同一の試験パター
ンが読出されて被試験素子に与えられ、かつ、そのとき
不良が検出されて論理比較回路が出力した不良パターン
が前試験サイクルと次試験サイクルで一致した場合は不
良データの書込みは禁止される。
一アドレスをアクセスされ、従って、同一の試験パター
ンが読出されて被試験素子に与えられ、かつ、そのとき
不良が検出されて論理比較回路が出力した不良パターン
が前試験サイクルと次試験サイクルで一致した場合は不
良データの書込みは禁止される。
従って、パターンメモリの同一アドレスから続けて同
一パターンが読出され、このとき被試験素子が同一不良
パターンを発生した場合は最先の１回だけ不良解析メモ
リに不良パターンが書込まれ、それ以後の同一不良パタ
ーンは書込みを禁止される。この結果、不良解析メモリ
に書込まれる不良データの数を少なくすることができ、
メモリ容量の縮少が可能となる。
一パターンが読出され、このとき被試験素子が同一不良
パターンを発生した場合は最先の１回だけ不良解析メモ
リに不良パターンが書込まれ、それ以後の同一不良パタ
ーンは書込みを禁止される。この結果、不良解析メモリ
に書込まれる不良データの数を少なくすることができ、
メモリ容量の縮少が可能となる。
なお、同一試験パターンが続けて与えられて、そのと
き被試験素子が同一不良パターンを発生した場合、１回
目以後の不良パターンは特に意味のないデータであり、
除去しても不良解析には支障はない。
き被試験素子が同一不良パターンを発生した場合、１回
目以後の不良パターンは特に意味のないデータであり、
除去しても不良解析には支障はない。
つまり、同一試験パターンが続けて与えられている状
態では、被試験素子の内部の状態も変化していないので
１回目で不良が発生した場合は、その不良は続けて発生
されると見ることができるからである。
態では、被試験素子の内部の状態も変化していないので
１回目で不良が発生した場合は、その不良は続けて発生
されると見ることができるからである。
「実施例」 第１図にこの発明の一実施例を示す。第１図において
10はパターン発生装置、20は波形整形回路、30は被試験
素子、40は論理比較回路、50は不良解析メモリを示す点
は第３図で説明した従来の装置と同じである。
10はパターン発生装置、20は波形整形回路、30は被試験
素子、40は論理比較回路、50は不良解析メモリを示す点
は第３図で説明した従来の装置と同じである。
この発明ではパターンメモリ12に与えられるアドレス
信号が前試験サイクルと次試験サイクルで同一か否かを
検出するアドレス検出手段60と、論理比較回路40が出力
した不良パターンが前試験サイクルと次試験サイクルと
で一致しているか否かを検出する不良パターン検出手段
70と、これらアドレス検出手段60と不良パターン検出手
段とが共に一致を検出したとき不良解析メモリ50への書
込みを禁止する書込禁止手段80とを設ける。
信号が前試験サイクルと次試験サイクルで同一か否かを
検出するアドレス検出手段60と、論理比較回路40が出力
した不良パターンが前試験サイクルと次試験サイクルと
で一致しているか否かを検出する不良パターン検出手段
70と、これらアドレス検出手段60と不良パターン検出手
段とが共に一致を検出したとき不良解析メモリ50への書
込みを禁止する書込禁止手段80とを設ける。
アドレス検出手段60は例えばＤ形フリップフロップ群
61と、一致検出用の例えばアンドゲート群62とによって
構成することができる。つまり、パターンメモリ12に与
えられるアドレス信号の各ビットデータをＤ形フリップ
フロップ群61を構成する各Ｄ形フリップフロップのデー
タ入力端子Ｄに入力し、各試験サイクル毎にアドレス信
号をラッチする。このラッチ出力を一致検出用アンドゲ
ート群62の各アンドゲートの一方の入力端子に与える。
アンドゲートの他方の入力端子にはパターンメモリ12に
与えるアドレス信号を直接供給する。
61と、一致検出用の例えばアンドゲート群62とによって
構成することができる。つまり、パターンメモリ12に与
えられるアドレス信号の各ビットデータをＤ形フリップ
フロップ群61を構成する各Ｄ形フリップフロップのデー
タ入力端子Ｄに入力し、各試験サイクル毎にアドレス信
号をラッチする。このラッチ出力を一致検出用アンドゲ
ート群62の各アンドゲートの一方の入力端子に与える。
アンドゲートの他方の入力端子にはパターンメモリ12に
与えるアドレス信号を直接供給する。
このように構成することによってアンドゲート群62は
前の試験サイクル時にパターンメモリ12に与えられたア
ドレス信号と、次の試験サイクルにパターンメモリ12に
与えられたアドレス信号を比較することができ、一致を
検出すると「１」論理を出力する。
前の試験サイクル時にパターンメモリ12に与えられたア
ドレス信号と、次の試験サイクルにパターンメモリ12に
与えられたアドレス信号を比較することができ、一致を
検出すると「１」論理を出力する。
不良パターン検出手段70もＤ形フリップフロップ群71
と、アンドゲート群72とによって構成することができ
る。論理比較回路40はパターンメモリ12が出力する期待
値パターンと、被試験素子30が応答して出力するパター
ンとを論理比較し、その比較結果のパターンを出力す
る。論理比較回路40が出力するパターンをＤ型フリップ
フロップ群71を構成する各Ｄ型フリップフロップのデー
タ入力端子Ｄに入力し、各試験サイクル毎に論理比較回
路40が出力するパターンをＤ型フリップフロップ群71に
ラッチする。このラッチ出力をアンドゲート群72の各ア
ンドゲートの一方の入力端子に与える。アンドゲート72
の他方の入力端子には論理比較回路40からの論理比較出
力パターンを直接入力する。
と、アンドゲート群72とによって構成することができ
る。論理比較回路40はパターンメモリ12が出力する期待
値パターンと、被試験素子30が応答して出力するパター
ンとを論理比較し、その比較結果のパターンを出力す
る。論理比較回路40が出力するパターンをＤ型フリップ
フロップ群71を構成する各Ｄ型フリップフロップのデー
タ入力端子Ｄに入力し、各試験サイクル毎に論理比較回
路40が出力するパターンをＤ型フリップフロップ群71に
ラッチする。このラッチ出力をアンドゲート群72の各ア
ンドゲートの一方の入力端子に与える。アンドゲート72
の他方の入力端子には論理比較回路40からの論理比較出
力パターンを直接入力する。
このように構成することによって、アンドゲート群72
は前試験サイクルのパターンと次試験サイクルのパター
ンとを比較し、一致を検出すると「１」論理を出力す
る。
は前試験サイクルのパターンと次試験サイクルのパター
ンとを比較し、一致を検出すると「１」論理を出力す
る。
書込禁止手段80は例えばナンドゲート81とアンドゲー
ト82とによって構成することができる。ナンドゲート81
の入力端子にアドレス検出手段60の検出出力と、不良パ
ターン検出手段70の検出出力を与える。
ト82とによって構成することができる。ナンドゲート81
の入力端子にアドレス検出手段60の検出出力と、不良パ
ターン検出手段70の検出出力を与える。
従って、ナンドゲート81は通常「１」論理を出力して
いるが、アドレス検出手段60と不良パターン検出手段70
がそれぞれ共に一致を検出すると「０」論理を出力しア
ンドゲート82を閉に制御する。アンドゲート82の他方の
入力端子にはオアゲート53を通じて論理比較回路40が出
力する不良発生検出信号が与えられる。不良発生検出信
号は不良発生時「１」論理を出力する。
いるが、アドレス検出手段60と不良パターン検出手段70
がそれぞれ共に一致を検出すると「０」論理を出力しア
ンドゲート82を閉に制御する。アンドゲート82の他方の
入力端子にはオアゲート53を通じて論理比較回路40が出
力する不良発生検出信号が与えられる。不良発生検出信
号は不良発生時「１」論理を出力する。
よって、ナンドゲート81が「１」論理を出力している
間はオアゲート53から出力される不良検出信号がアンド
ゲート82を通じて不良解析メモリ50のメモリ本体51に
「１」論理の書込指令信号を与えるが、アドレス検出手
段60と不良パターン検出手段70が共に前試験サイクルの
パターンメモリ12へのアドレスと次試験サイクルのアド
レスとの一致及び不良パターンの一致を検出するとアン
ドゲート82が閉じられ書込みが禁止される。
間はオアゲート53から出力される不良検出信号がアンド
ゲート82を通じて不良解析メモリ50のメモリ本体51に
「１」論理の書込指令信号を与えるが、アドレス検出手
段60と不良パターン検出手段70が共に前試験サイクルの
パターンメモリ12へのアドレスと次試験サイクルのアド
レスとの一致及び不良パターンの一致を検出するとアン
ドゲート82が閉じられ書込みが禁止される。
第２図はこの発明の変形実施例を示す。この例では取
込モード切替回路90を設けた例を示す。つまり、書込禁
止手段80を構成するアンドゲート82にゲート91を並設
し、入力端子93に入力するモード切替信号によってアン
ドゲート82と91を相補的に開閉制御する。つまり、モー
ド切替信号として「１」論理を入力するとアンドゲート
82が開に、またゲート91が閉に制御される。この状態で
はアンドゲート82を通じてオアゲート53から入力される
不良検出信号を全て不良解析メモリ本体51の書込信号端
子に与える。
込モード切替回路90を設けた例を示す。つまり、書込禁
止手段80を構成するアンドゲート82にゲート91を並設
し、入力端子93に入力するモード切替信号によってアン
ドゲート82と91を相補的に開閉制御する。つまり、モー
ド切替信号として「１」論理を入力するとアンドゲート
82が開に、またゲート91が閉に制御される。この状態で
はアンドゲート82を通じてオアゲート53から入力される
不良検出信号を全て不良解析メモリ本体51の書込信号端
子に与える。
また、モード切替信号「０」論理を入力すると、アン
ドゲート82が閉に、ゲート91が開に制御される。このと
きはナンドゲート81の出力が「１」論理のとき不良デー
タを書込み、ナンドゲート81の出力が「０」論理になる
と書込みが禁止される。つまり、前試験サイクルと次試
験サイクルのアドレスと不良パターンが一致すると書込
みを禁止するモードで動作する。
ドゲート82が閉に、ゲート91が開に制御される。このと
きはナンドゲート81の出力が「１」論理のとき不良デー
タを書込み、ナンドゲート81の出力が「０」論理になる
と書込みが禁止される。つまり、前試験サイクルと次試
験サイクルのアドレスと不良パターンが一致すると書込
みを禁止するモードで動作する。
「発明の効果」 以上説明したように、この発明によればパターンメモ
リ12に与えられるアドレス信号が前試験サイクルと次試
験サイクルとで同一でしかも不良発生パターンが前試験
サイクルと次試験サイクルとで同一であれば不良データ
の書込みを禁止するから、同一の試験パターンを繰り返
し印加し、不良が発生した場合、１回目の不良データだ
けが不良解析メモリ50に書込まれる。
リ12に与えられるアドレス信号が前試験サイクルと次試
験サイクルとで同一でしかも不良発生パターンが前試験
サイクルと次試験サイクルとで同一であれば不良データ
の書込みを禁止するから、同一の試験パターンを繰り返
し印加し、不良が発生した場合、１回目の不良データだ
けが不良解析メモリ50に書込まれる。
よって、不良解析メモリ50に不要なデータを書込まな
いから不良解析メモリ50の容量が節約され、容量が不足
するようなことが起き難くすることができる。
いから不良解析メモリ50の容量が節約され、容量が不足
するようなことが起き難くすることができる。
また、不良解析メモリ50の容量を小さくすることもで
き、コストダウンも期待できる。
き、コストダウンも期待できる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の変形実施例を示すブロック図、第３図は従
来の技術を説明するためのブロック図である。 10:パターン発生装置、12:パターンメモリ、20:波形整
形回路、30:被試験素子、40:論理比較回路、50:不良解
析メモリ、60:アドレス検出手段、70:不良パターン検出
手段、80:書込禁止手段。
はこの発明の変形実施例を示すブロック図、第３図は従
来の技術を説明するためのブロック図である。 10:パターン発生装置、12:パターンメモリ、20:波形整
形回路、30:被試験素子、40:論理比較回路、50:不良解
析メモリ、60:アドレス検出手段、70:不良パターン検出
手段、80:書込禁止手段。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G11C 29/00 G06F 11/22
Claims (1)
- 【請求項１】A.パターンメモリを読出アドレスでアクセ
スして試験パターン信号を読出し、被試験素子にその試
験パターン信号を与え、被試験素子の応答パターン信号
と期待値パターン信号とを論理比較回路で比較し、不一
致により不良が検出されたとき、不良が発生した時点の
上記パターンメモリをアクセスしていた読出アドレスと
上記論理比較回路が出力したパターンとを、不良データ
として不良解析メモリに記憶するよう構成した論理集積
回路試験装置において、 B.上記パターンメモリに与えられる読出アドレスを前試
験サイクルと次試験サイクルで一致するか否かを検出す
るアドレス検出手段と、 C.不良発生時に上記論理比較回路が出力したパターンが
前試験サイクルと次試験サイクルで一致するか否かを検
出する不良パターン検出手段と、 D.上記アドレス検出手段と不良パターン検出手段とが同
時に一致を検出したとき不良解析メモリへの書込みを禁
止する手段と、 を付加して成る論理集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222947A JP2966417B2 (ja) | 1988-09-05 | 1988-09-05 | 論理集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222947A JP2966417B2 (ja) | 1988-09-05 | 1988-09-05 | 論理集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269687A JPH0269687A (ja) | 1990-03-08 |
| JP2966417B2 true JP2966417B2 (ja) | 1999-10-25 |
Family
ID=16790369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222947A Expired - Fee Related JP2966417B2 (ja) | 1988-09-05 | 1988-09-05 | 論理集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2966417B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2302191B (en) * | 1995-02-24 | 2000-05-10 | Advantest Corp | Bit error measurement system. |
| JP3549174B2 (ja) * | 1996-09-30 | 2004-08-04 | 株式会社アドバンテスト | メモリ試験装置 |
| JP2009035946A (ja) * | 2007-08-02 | 2009-02-19 | Taisei Corp | 柱状構造物の動揺防止構造、柱状構造物の設置システム及び柱状構造物の設置方法 |
| WO2020152231A1 (en) * | 2019-01-22 | 2020-07-30 | Advantest Corporation | Automated test equipment for testing one or more devices under test, method for automated testing of one or more devices under test, and computer program using a buffer memory |
-
1988
- 1988-09-05 JP JP63222947A patent/JP2966417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269687A (ja) | 1990-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |