JPH1196792A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1196792A JPH1196792A JP9254908A JP25490897A JPH1196792A JP H1196792 A JPH1196792 A JP H1196792A JP 9254908 A JP9254908 A JP 9254908A JP 25490897 A JP25490897 A JP 25490897A JP H1196792 A JPH1196792 A JP H1196792A
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Abstract
(57)【要約】
【課題】 本発明は、リペア解析に必要なフェイル情報
を少ないデータ量となるようにして、リペア解析が容易
におこなえる半導体試験装置を提供する。 【解決手段】 被試験メモリのフェイルをフェイルメモ
リに格納する半導体試験装置において、被試験メモリの
フェイル数をカウントして、所定の設定数以上になった
ラインのアドレスをラインフェイルと認識してそれ以後
のフェイルをマスクし、また該ラインフェイルと認識し
た該アドレスを保存して、リペア解析を容易にした解決
手段。
を少ないデータ量となるようにして、リペア解析が容易
におこなえる半導体試験装置を提供する。 【解決手段】 被試験メモリのフェイルをフェイルメモ
リに格納する半導体試験装置において、被試験メモリの
フェイル数をカウントして、所定の設定数以上になった
ラインのアドレスをラインフェイルと認識してそれ以後
のフェイルをマスクし、また該ラインフェイルと認識し
た該アドレスを保存して、リペア解析を容易にした解決
手段。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験メモリのリ
ペア解析を容易にした半導体試験装置に関する。
ペア解析を容易にした半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図３と図４とを
参照して説明する。最初に、半導体試験装置の概略につ
いて説明する。図３に示すように、従来の半導体試験装
置の要部は、タイミング発生器１０と、パターン発生器
２０と、波形整形器３０と、論理比較器４０と、アドレ
スフェイルメモリ５０とで構成している。そして、たと
えば被試験メモリであるＭＵＴ( Memory Under Test)９
０の試験をしている。
参照して説明する。最初に、半導体試験装置の概略につ
いて説明する。図３に示すように、従来の半導体試験装
置の要部は、タイミング発生器１０と、パターン発生器
２０と、波形整形器３０と、論理比較器４０と、アドレ
スフェイルメモリ５０とで構成している。そして、たと
えば被試験メモリであるＭＵＴ( Memory Under Test)９
０の試験をしている。
【０００３】次に、各構成ブロックの動作について説明
する。タイミング発生器１０は、装置全体の試験周期と
なるクロックや、タイミングパルスを発生している。
する。タイミング発生器１０は、装置全体の試験周期と
なるクロックや、タイミングパルスを発生している。
【０００４】パターン発生器２０は、ＭＵＴ９０に与え
る試験パターンと、論理比較器４０に与える期待値パタ
ーンとを生成する。
る試験パターンと、論理比較器４０に与える期待値パタ
ーンとを生成する。
【０００５】波形整形器３０は、パターン発生器２０か
らの試験パターンをタイミングパルスにより試験信号波
形に整形し、ＭＵＴ９０に試験信号として書き込む。
らの試験パターンをタイミングパルスにより試験信号波
形に整形し、ＭＵＴ９０に試験信号として書き込む。
【０００６】論理比較器４０は、ＭＵＴ９０のメモリセ
ルからの読み出し信号と、パターン発生器２０からの期
待値パターンの信号とを論理比較して一致・不一致を検
出し、メモリセルごとにパス・フェイルの判定を行う。
ルからの読み出し信号と、パターン発生器２０からの期
待値パターンの信号とを論理比較して一致・不一致を検
出し、メモリセルごとにパス・フェイルの判定を行う。
【０００７】アドレスフェイルメモリ５０は、フェイル
が発生したアドレスを格納するメモリで、その格納情報
から被試験メモリのリペア解析がおこなえる。
が発生したアドレスを格納するメモリで、その格納情報
から被試験メモリのリペア解析がおこなえる。
【０００８】さらに、アドレスフェイルメモリ５０の構
成と動作について説明する。従来、アドレスフェイルメ
モリ５０は、被試験メモリのＭＵＴ９０と同容量のメモ
リ容量としている。たとえば、ＭＵＴ９０が６４Ｍとし
た場合、アドレスフェイルメモリ５０も６４Ｍとしてい
る。
成と動作について説明する。従来、アドレスフェイルメ
モリ５０は、被試験メモリのＭＵＴ９０と同容量のメモ
リ容量としている。たとえば、ＭＵＴ９０が６４Ｍとし
た場合、アドレスフェイルメモリ５０も６４Ｍとしてい
る。
【０００９】最初に、アドレスフェイルメモリ５０をリ
セットして、すべてのアドレスに０を書き込んでいる。
そして、ＭＵＴ９０のメモリセルのフェイルセルに対応
したアドレスに１を書き込んでいく。
セットして、すべてのアドレスに０を書き込んでいる。
そして、ＭＵＴ９０のメモリセルのフェイルセルに対応
したアドレスに１を書き込んでいく。
【００１０】例えば、図４に示すように、アドレスフェ
イルメモリ５０を、Ｘアドレス００〜＃ＦＦ、Ｙアドレ
ス００〜＃ＦＦした場合に、被試験メモリのＭＵＴ９０
のフェイルが発生したセルに対応したアドレスにＸ表示
をしている。また、Ｘアドレスの＃８０は、ラインフェ
イルとなっていることを表示している。
イルメモリ５０を、Ｘアドレス００〜＃ＦＦ、Ｙアドレ
ス００〜＃ＦＦした場合に、被試験メモリのＭＵＴ９０
のフェイルが発生したセルに対応したアドレスにＸ表示
をしている。また、Ｘアドレスの＃８０は、ラインフェ
イルとなっていることを表示している。
【００１１】最後に、被試験メモリのリペア解析につい
て説明する。リペア解析をおこなう場合、アドレスフェ
イルメモリ５０のＸアドレスとＹアドレスとを順にサー
チして全アドレス領域のフェイル情報を読み出し、解析
ソフトウェアによりフェイルのアドレスとフェイル数を
表示させてリペア解析している。従って、被試験メモリ
のＭＵＴ９０にラインフェイルがあるとフェイルの数が
非常に多くなり、そのため解析データが増えるのでリペ
ア解析の処理時間が長くなってしまう。
て説明する。リペア解析をおこなう場合、アドレスフェ
イルメモリ５０のＸアドレスとＹアドレスとを順にサー
チして全アドレス領域のフェイル情報を読み出し、解析
ソフトウェアによりフェイルのアドレスとフェイル数を
表示させてリペア解析している。従って、被試験メモリ
のＭＵＴ９０にラインフェイルがあるとフェイルの数が
非常に多くなり、そのため解析データが増えるのでリペ
ア解析の処理時間が長くなってしまう。
【００１２】
【発明が解決しようとする課題】上記説明のように、被
試験メモリにラインフェイルがあるとフェイルの数が非
常に多くなり、そのため解析データが増えるのでリペア
解析の処理時間が長くなってしまう場合があり実用上の
不便があった。そこで、本発明は、こうした問題に鑑み
なされたもので、その目的は、リペア解析に必要なフェ
イル情報が少ないデータ量となるようにして、リペア解
析が容易におこなえる半導体試験装置を提供することに
ある。
試験メモリにラインフェイルがあるとフェイルの数が非
常に多くなり、そのため解析データが増えるのでリペア
解析の処理時間が長くなってしまう場合があり実用上の
不便があった。そこで、本発明は、こうした問題に鑑み
なされたもので、その目的は、リペア解析に必要なフェ
イル情報が少ないデータ量となるようにして、リペア解
析が容易におこなえる半導体試験装置を提供することに
ある。
【００１３】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、被試験メモリのフェ
イルをフェイルメモリに格納する半導体試験装置におい
て、被試験メモリのフェイル数をカウントして、所定の
設定数以上になったラインのアドレスをラインフェイル
と認識してそれ以後のフェイルをマスクし、また該ライ
ンフェイルと認識した該アドレスを保存して、リペア解
析を容易にした半導体試験装置を要旨としている。
るためになされた本発明の第１は、被試験メモリのフェ
イルをフェイルメモリに格納する半導体試験装置におい
て、被試験メモリのフェイル数をカウントして、所定の
設定数以上になったラインのアドレスをラインフェイル
と認識してそれ以後のフェイルをマスクし、また該ライ
ンフェイルと認識した該アドレスを保存して、リペア解
析を容易にした半導体試験装置を要旨としている。
【００１４】また、上記目的を達成するためになされた
本発明の第２は、被試験メモリのフェイルをフェイルメ
モリに格納する半導体試験装置において、マスク信号に
よりフェイル出力がマスクされる論理比較器と、ライン
フェイルと認識するフェイル数をセットするラインフェ
イル判定レジスタと、ラインのアドレスごとにフェイル
をカウントするフェイルカウンタと、該フェイルカウン
タの数が、前記ラインフェイル判定レジスタにセットさ
れたフェイル数以上になったときフェイル判定信号を出
力し、該フェイル判定信号を前記論理比較器にマスク信
号としてあたえるラインフェイル判定回路と、該ライン
フェイル判定回路のフェイル判定信号を受けて、そのラ
インフェイルのアドレスを保存するラインフェイル保存
レジスタと、を具備していることを特徴とした半導体試
験装置を要旨としている。
本発明の第２は、被試験メモリのフェイルをフェイルメ
モリに格納する半導体試験装置において、マスク信号に
よりフェイル出力がマスクされる論理比較器と、ライン
フェイルと認識するフェイル数をセットするラインフェ
イル判定レジスタと、ラインのアドレスごとにフェイル
をカウントするフェイルカウンタと、該フェイルカウン
タの数が、前記ラインフェイル判定レジスタにセットさ
れたフェイル数以上になったときフェイル判定信号を出
力し、該フェイル判定信号を前記論理比較器にマスク信
号としてあたえるラインフェイル判定回路と、該ライン
フェイル判定回路のフェイル判定信号を受けて、そのラ
インフェイルのアドレスを保存するラインフェイル保存
レジスタと、を具備していることを特徴とした半導体試
験装置を要旨としている。
【００１５】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１６】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。図１に示すように、本発明の半導体試
験装置のフェイル解析の要部は、論理比較器４１と、ア
ドレスフェイルメモリ５０と、フェイルカウンタ６０
と、ラインフェイル判定レジスタ６１と、ラインフェイ
ル判定回路７０と、ラインフェイル保存レジスタ６２と
の構成になっている。
照して説明する。図１に示すように、本発明の半導体試
験装置のフェイル解析の要部は、論理比較器４１と、ア
ドレスフェイルメモリ５０と、フェイルカウンタ６０
と、ラインフェイル判定レジスタ６１と、ラインフェイ
ル判定回路７０と、ラインフェイル保存レジスタ６２と
の構成になっている。
【００１７】次に、本発明の半導体試験装置のフェイル
解析の動作について説明する。あらかじめ、被試験メモ
リのＭＵＴ９０のラインフェイルと認識するフェイルの
数をラインフェイル判定レジスタ６１に設定しておく。
そして、被試験メモリのＭＵＴ９０に試験信号を書き込
み、つぎにＭＵＴ９０から書き込みしたデータを読み出
してメモリ試験をおこなう。
解析の動作について説明する。あらかじめ、被試験メモ
リのＭＵＴ９０のラインフェイルと認識するフェイルの
数をラインフェイル判定レジスタ６１に設定しておく。
そして、被試験メモリのＭＵＴ９０に試験信号を書き込
み、つぎにＭＵＴ９０から書き込みしたデータを読み出
してメモリ試験をおこなう。
【００１８】また、論理比較器４１は、上記ＭＵＴ９０
のメモリセルからの読み出し信号と、期待値パターンの
信号とをＥＸＯＲ４３により論理比較して一致・不一致
を検出し、さらに不一致のフェイル信号をゲート４４に
よりマスク信号でマスクできるようにしている。
のメモリセルからの読み出し信号と、期待値パターンの
信号とをＥＸＯＲ４３により論理比較して一致・不一致
を検出し、さらに不一致のフェイル信号をゲート４４に
よりマスク信号でマスクできるようにしている。
【００１９】そして、セル単体としてのフェイル信号を
アドレスフェイルメモリ５０に格納している。さらに、
論理比較器４１から出力されるラインフェイル信号は、
Ｘアドレス側とＹアドレス側とはそれぞれ同様のデータ
処理をしている。従って、Ｘアドレス側に関して以下説
明する。
アドレスフェイルメモリ５０に格納している。さらに、
論理比較器４１から出力されるラインフェイル信号は、
Ｘアドレス側とＹアドレス側とはそれぞれ同様のデータ
処理をしている。従って、Ｘアドレス側に関して以下説
明する。
【００２０】ラインフェイル判定回路７０は、フェイル
カウンタ６０のカウント数がラインフェイル判定レジス
タ６１の設定数以上となった場合、そのＸアドレスはラ
インフェイルと判定し、ラインフェイル信号を出力す
る。
カウンタ６０のカウント数がラインフェイル判定レジス
タ６１の設定数以上となった場合、そのＸアドレスはラ
インフェイルと判定し、ラインフェイル信号を出力す
る。
【００２１】そして、そのラインフェイル信号を受け
て、ラインフェイル保存レジスタ６２は、ラインフェイ
ルと判定したＸアドレスを保存する。また、そのライン
フェイル信号をマスク信号として論理比較器４１にあた
える。
て、ラインフェイル保存レジスタ６２は、ラインフェイ
ルと判定したＸアドレスを保存する。また、そのライン
フェイル信号をマスク信号として論理比較器４１にあた
える。
【００２２】そして、被試験メモリのＭＵＴ９０からラ
インフェイルが発生したＸアドレスを読みだす場合は、
論理比較器４１においてゲート４４を閉じてそのフェイ
ル出力をマスクしている。図２に、ラインフェイル判定
レジスタ６１の設定数を６として、フェイルメモリ５０
のＸアドレス＃８０にラインフェイルがあった場合の一
例をしめす。
インフェイルが発生したＸアドレスを読みだす場合は、
論理比較器４１においてゲート４４を閉じてそのフェイ
ル出力をマスクしている。図２に、ラインフェイル判定
レジスタ６１の設定数を６として、フェイルメモリ５０
のＸアドレス＃８０にラインフェイルがあった場合の一
例をしめす。
【００２３】なお、Ｙアドレス側については、Ｘアドレ
ス側と同様であるので説明を省略する。以上により、Ｍ
ＵＴ９０の試験をして、フェイル情報を取り込んでい
る。
ス側と同様であるので説明を省略する。以上により、Ｍ
ＵＴ９０の試験をして、フェイル情報を取り込んでい
る。
【００２４】以上の試験結果から、リペア解析する方法
について以下説明する。ラインフェイルのリペア解析
は、ラインフェイル保存レジスタ６２のレジスタを読み
出すことで、どのアドレスが不良かがわかるので、救済
用のラインを充当することによりリペアが容易にでき
る。
について以下説明する。ラインフェイルのリペア解析
は、ラインフェイル保存レジスタ６２のレジスタを読み
出すことで、どのアドレスが不良かがわかるので、救済
用のラインを充当することによりリペアが容易にでき
る。
【００２５】また、セル単位のリペア解析は、アドレス
フェイルメモリ５０のフェイル情報を解析をすることに
よりおこなえるが、ラインフェイルのフェイル情報のデ
ータを指定の数に限定してラインフェイルとし、そのア
ドレスを別途保存することにより、フェイルメモリのデ
ータを減縮できたのでリペア解析の処理時間が大幅に短
縮できた。
フェイルメモリ５０のフェイル情報を解析をすることに
よりおこなえるが、ラインフェイルのフェイル情報のデ
ータを指定の数に限定してラインフェイルとし、そのア
ドレスを別途保存することにより、フェイルメモリのデ
ータを減縮できたのでリペア解析の処理時間が大幅に短
縮できた。
【００２６】ところで、本実施例において被試験デバイ
スはメモリとして説明したが、ゲートアレイ等にも適用
できる。
スはメモリとして説明したが、ゲートアレイ等にも適用
できる。
【００２７】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。ライン
フェイルのリペア解析は、ラインフェイル保存レジスタ
６２のレジスタを読み出すことで、どのアドレスが不良
かがわかるので、リペア解析が容易にできる効果があ
る。
施され、以下に記載されるような効果を奏する。ライン
フェイルのリペア解析は、ラインフェイル保存レジスタ
６２のレジスタを読み出すことで、どのアドレスが不良
かがわかるので、リペア解析が容易にできる効果があ
る。
【００２８】また、セル単位のリペア解析は、アドレス
フェイルメモリ５０のフェイル情報を解析をすることに
よりおこなえるが、ラインフェイルのフェイル情報のデ
ータを指定の数に限定してラインフェイルとし、そのア
ドレスを別途保存することにより、フェイルメモリのデ
ータを減縮できたのでリペア解析の処理時間が大幅に短
縮できる効果がある。よって、ラインフェイルのリペア
解析と、ラインフェイル以外をセル単体のフェイルとし
て独立してリペア解析することができ、リペア解析が容
易におこなえる効果が大である。
フェイルメモリ５０のフェイル情報を解析をすることに
よりおこなえるが、ラインフェイルのフェイル情報のデ
ータを指定の数に限定してラインフェイルとし、そのア
ドレスを別途保存することにより、フェイルメモリのデ
ータを減縮できたのでリペア解析の処理時間が大幅に短
縮できる効果がある。よって、ラインフェイルのリペア
解析と、ラインフェイル以外をセル単体のフェイルとし
て独立してリペア解析することができ、リペア解析が容
易におこなえる効果が大である。
【図１】本発明の半導体試験装置の要部ブロック図であ
る。
る。
【図２】フェイルメモリのフェイルをマスクされたライ
ンフェイルを示す図である。
ンフェイルを示す図である。
【図３】従来の半導体試験装置の要部ブロック図であ
る。
る。
【図４】フェイルメモリのラインフェイルを示す図であ
る。
る。
１０ タイミング発生器 ２０ パターン発生器 ３０ 波形整形器 ４０、４１ 論理比較器 ５０ アドレスフェイルメモリ ６０ フェイルカウンタ ６１ ラインフェイル判定レジスタ ６２ ラインフェイル保存レジスタ ７０ ラインフェイル判定回路 ９０ ＭＵＴ
Claims (2)
- 【請求項１】 被試験メモリのフェイルをフェイルメモ
リに格納する半導体試験装置において、 被試験メモリのフェイル数をカウントして、所定の設定
数以上になったラインのアドレスをラインフェイルと認
識してそれ以後のフェイルをマスクし、ラインフェイル
と認識した該アドレスを保存して、リペア解析を容易に
した半導体試験装置。 - 【請求項２】 被試験メモリのフェイルをフェイルメモ
リに格納する半導体試験装置において、マスク信号によ
りフェイル出力がマスクされる論理比較器と、 ラインフェイルと認識するフェイル数をセットするライ
ンフェイル判定レジスタと、 ラインのアドレスごとにフェイルをカウントするフェイ
ルカウンタと、 該フェイルカウンタの数が、前記ラインフェイル判定レ
ジスタにセットされたフェイル数以上になったときフェ
イル判定信号を出力し、該フェイル判定信号を前記論理
比較器にマスク信号としてあたえるラインフェイル判定
回路と、 該ラインフェイル判定回路のフェイル判定信号を受け
て、そのラインフェイルのアドレスを保存するラインフ
ェイル保存レジスタと、 を具備していることを特徴とした半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254908A JPH1196792A (ja) | 1997-09-19 | 1997-09-19 | 半導体試験装置 |
| KR1019980037079A KR19990029646A (ko) | 1997-09-09 | 1998-09-09 | 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254908A JPH1196792A (ja) | 1997-09-19 | 1997-09-19 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196792A true JPH1196792A (ja) | 1999-04-09 |
Family
ID=17271526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254908A Withdrawn JPH1196792A (ja) | 1997-09-09 | 1997-09-19 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196792A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037503A1 (fr) * | 2000-11-02 | 2002-05-10 | Hitachi, Ltd. | Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur |
| KR100406556B1 (ko) * | 2001-06-30 | 2003-11-22 | 주식회사 하이닉스반도체 | 메모리 장치 |
| US6829178B2 (en) * | 2001-10-31 | 2004-12-07 | Renesas Technology Corp. | Nonvolatile memory device |
| KR100546104B1 (ko) * | 1999-12-30 | 2006-01-24 | 주식회사 하이닉스반도체 | 칼럼 리페어 셀 검증 테스트 장치 |
| JP2008059688A (ja) * | 2006-08-31 | 2008-03-13 | Yokogawa Electric Corp | 半導体メモリ試験装置 |
| JP2008065897A (ja) * | 2006-09-07 | 2008-03-21 | Yokogawa Electric Corp | メモリ検査方法およびメモリ検査装置 |
| JP2010044835A (ja) * | 2008-08-14 | 2010-02-25 | Advantest Corp | 試験モジュールおよび試験方法 |
| JP2012104174A (ja) * | 2010-11-08 | 2012-05-31 | Advantest Corp | 試験装置 |
-
1997
- 1997-09-19 JP JP9254908A patent/JPH1196792A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546104B1 (ko) * | 1999-12-30 | 2006-01-24 | 주식회사 하이닉스반도체 | 칼럼 리페어 셀 검증 테스트 장치 |
| WO2002037503A1 (fr) * | 2000-11-02 | 2002-05-10 | Hitachi, Ltd. | Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur |
| US6829181B1 (en) | 2000-11-02 | 2004-12-07 | Renesas Technology Corp. | Semiconductor memory, method of testing semiconductor memory, and method of manufacturing semiconductor memory |
| US6940781B2 (en) | 2000-11-02 | 2005-09-06 | Renesas Technology Corp. | Semiconductor memory, method of testing semiconductor memory and method of manufacturing semiconductor memory |
| KR100406556B1 (ko) * | 2001-06-30 | 2003-11-22 | 주식회사 하이닉스반도체 | 메모리 장치 |
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| JP2010044835A (ja) * | 2008-08-14 | 2010-02-25 | Advantest Corp | 試験モジュールおよび試験方法 |
| US8756465B2 (en) | 2008-08-14 | 2014-06-17 | Advantest Corporation | Test module and a test method for reading a number of fails for a device under test (DUT) |
| JP2012104174A (ja) * | 2010-11-08 | 2012-05-31 | Advantest Corp | 試験装置 |
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