JPS6011397B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS6011397B2 JPS6011397B2 JP54150895A JP15089579A JPS6011397B2 JP S6011397 B2 JPS6011397 B2 JP S6011397B2 JP 54150895 A JP54150895 A JP 54150895A JP 15089579 A JP15089579 A JP 15089579A JP S6011397 B2 JPS6011397 B2 JP S6011397B2
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- JP
- Japan
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- Expired
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は例えばメモリ素子のようなＩＣの論険装置に
関し、特に期待値パターンがＨ論理のときとＬ論理のと
きに発生する不良アドレス数を計数できるように構成し
、不良解析が容易に行なうことができるＩＣ試験装置を
提供しようとするものである。
関し、特に期待値パターンがＨ論理のときとＬ論理のと
きに発生する不良アドレス数を計数できるように構成し
、不良解析が容易に行なうことができるＩＣ試験装置を
提供しようとするものである。
従来より被試験素子にパターン信号を与え、その応答出
力と期待値とを比較し、その不一致を検出して被試験素
子の不良を検出するＩＣ試験装置がある。
力と期待値とを比較し、その不一致を検出して被試験素
子の不良を検出するＩＣ試験装置がある。
第１図はそのＩＣ試験装置の一例を示す。
図中１はパターン信号発生器を示し、このパターン信号
発生器１から例えばワオーキングテストパターン信号或
はギャロツビングテストパターン信号等の各種の型式の
テストパターン信号が出力される。パターン信号発生器
１から出力されたパターン信号はプログラマブルデータ
セレクタ２を介して被試験素子３に供給される。プログ
ラマブルデータセレクタ２は被試験素子３の入出力端子
数とパターン信号のビット数との整合をとるために設け
られるものである。被試験素子３に所定パターン信号を
与え、そのパターン信号をパターン信号に附随して出力
されるアドレス信号によって決まるアドレス位置に記憶
し、その記憶を再び議出して比較部４に与える。比較部
４にはプログラマブルデータセレクタ２から期待値パタ
ーンを与え、その期待値パターンと被試験素子３からの
読出出力とを比較し、その一致、不一致を検出する。不
一致が検出されたときは被試験素子３が不良と判定され
る。被試験素子３の不良個所或は不良の原因等を解析す
るためにこの種ＩＣ試験装置には不良解析装置５が附加
される。
発生器１から例えばワオーキングテストパターン信号或
はギャロツビングテストパターン信号等の各種の型式の
テストパターン信号が出力される。パターン信号発生器
１から出力されたパターン信号はプログラマブルデータ
セレクタ２を介して被試験素子３に供給される。プログ
ラマブルデータセレクタ２は被試験素子３の入出力端子
数とパターン信号のビット数との整合をとるために設け
られるものである。被試験素子３に所定パターン信号を
与え、そのパターン信号をパターン信号に附随して出力
されるアドレス信号によって決まるアドレス位置に記憶
し、その記憶を再び議出して比較部４に与える。比較部
４にはプログラマブルデータセレクタ２から期待値パタ
ーンを与え、その期待値パターンと被試験素子３からの
読出出力とを比較し、その一致、不一致を検出する。不
一致が検出されたときは被試験素子３が不良と判定され
る。被試験素子３の不良個所或は不良の原因等を解析す
るためにこの種ＩＣ試験装置には不良解析装置５が附加
される。
不良解析装置５はアドレスフエイルメモリ５ａと、シー
ケンシヤルフヱイルメモリ５ｂとを有する。アドレスフ
ェィルメモリ５ａは被試験素子３の記憶容量と同じかそ
れ以上の記憶容量を持ち、比較器４において不一致が検
出される綾に被試験素子３のアドレスと同じアドレス位
置に不良を表わす例えばＨ論理を記憶すると共にその他
にそのときの不良データ及び期待値、パターン数（スタ
ートからのパターン数）を記憶するようにしている。従
ってこのアドレスフェィルメモリ５ａの記憶を謙出すこ
とにより不良アドレスと、そのとき出力された不良デー
タ、期待値パターン、パターン数等を知ることができる
。アドレスフェイルメモリ５ａはその他にマスクデータ
メモリとして用いられ、予め設定した領域の比較を禁止
したり、又は特定ビットの比較を禁止することができる
ように構成されている。一方シーケンシャルフェイルメ
モリ５ｂは設定器５ｃに設定した各種のモードに応じて
例えば不良が検出される毎にそのときのアドレス信号、
不良データ、期待値パターン及びパターン数等を順次そ
のメモリのゼロ番地から順次記憶したり、或は不良発生
回数が設定値に達するとその時点からアドレス信号、被
試験素子３の謙出パターン及び期待値、パターン数等を
各タイミング毎に連続的に記憶したり、或は特定した不
良個所の或る区間前からその不良個所まで、或は特定し
た不良個所から或る区間の間のアドレス信号、被試験素
子３の謙出パターン、期待値、パターン数等を連続的に
記憶することが行なわれている。
ケンシヤルフヱイルメモリ５ｂとを有する。アドレスフ
ェィルメモリ５ａは被試験素子３の記憶容量と同じかそ
れ以上の記憶容量を持ち、比較器４において不一致が検
出される綾に被試験素子３のアドレスと同じアドレス位
置に不良を表わす例えばＨ論理を記憶すると共にその他
にそのときの不良データ及び期待値、パターン数（スタ
ートからのパターン数）を記憶するようにしている。従
ってこのアドレスフェィルメモリ５ａの記憶を謙出すこ
とにより不良アドレスと、そのとき出力された不良デー
タ、期待値パターン、パターン数等を知ることができる
。アドレスフェイルメモリ５ａはその他にマスクデータ
メモリとして用いられ、予め設定した領域の比較を禁止
したり、又は特定ビットの比較を禁止することができる
ように構成されている。一方シーケンシャルフェイルメ
モリ５ｂは設定器５ｃに設定した各種のモードに応じて
例えば不良が検出される毎にそのときのアドレス信号、
不良データ、期待値パターン及びパターン数等を順次そ
のメモリのゼロ番地から順次記憶したり、或は不良発生
回数が設定値に達するとその時点からアドレス信号、被
試験素子３の謙出パターン及び期待値、パターン数等を
各タイミング毎に連続的に記憶したり、或は特定した不
良個所の或る区間前からその不良個所まで、或は特定し
た不良個所から或る区間の間のアドレス信号、被試験素
子３の謙出パターン、期待値、パターン数等を連続的に
記憶することが行なわれている。
このシ−ケンシャルメモリ５ｂに記憶された内容を謙出
すことにより例えば不良に至るまでの経歴又は不良の経
歴を知ることができる。この発明の目的はこのようなＩ
Ｃ試験装置において不良が発生したときそのビットがＨ
論理を書込んだ状態で不良が発生したか或はＬ論理を書
込んだとき不良が発生したかを判定し、Ｈ論理のときの
不良アドレス数とＬ論理のときの不良アドレス数を各ビ
ット毎に各別に集計できるように構成したＩＣ試験装置
を提供するにある。
すことにより例えば不良に至るまでの経歴又は不良の経
歴を知ることができる。この発明の目的はこのようなＩ
Ｃ試験装置において不良が発生したときそのビットがＨ
論理を書込んだ状態で不良が発生したか或はＬ論理を書
込んだとき不良が発生したかを判定し、Ｈ論理のときの
不良アドレス数とＬ論理のときの不良アドレス数を各ビ
ット毎に各別に集計できるように構成したＩＣ試験装置
を提供するにある。
以下にこの発明の一実施例を第２図を用いて詳細に説明
する。
する。
この発明では不良解析装置５を構成するアドレスフェィ
ルメモリ５ａを利用して期待値パターンの各ビットがＨ
論理のとき不良となったか、Ｌ論理のとき不良になった
かを判定するように構成したものである。第２図におい
て、５ａ，は不良が発生したときの期待値パターン記憶
器を示し、５ａ２は不良アドレスを記憶する不良アドレ
ス記憶器を示す。
ルメモリ５ａを利用して期待値パターンの各ビットがＨ
論理のとき不良となったか、Ｌ論理のとき不良になった
かを判定するように構成したものである。第２図におい
て、５ａ，は不良が発生したときの期待値パターン記憶
器を示し、５ａ２は不良アドレスを記憶する不良アドレ
ス記憶器を示す。
これら記憶器５ａ，，５ａ２はそれぞれ被試験素子３の
記憶容量と同一か又はそれ以上の記憶容量を持ち、書込
時にはパターン発生器１からのアドレス信号によってア
クセスされ比較部４において不良が検出される毎に記憶
器５ａ，にはそのアドレスにそのとき比較部４に与えら
れた期待値パターンを記憶する。また記憶器５ａ２には
そのアドレス位置にそのアドレス信号を記憶する。これ
ら記憶器５ａ，と５ａ２にデ−夕を収納した後に端子７
に計数開始信号を与えアドレスカウンタ６によって例え
ば０番地から最終番地までを順次謙出す。記憶器５ａ，
と５ａ２の謙出世力は各ビット毎に比較器８ａ・・・・
・・８ｎに供給される。比較器８ａ・・・・・・８ｎに
は端子９から比較論理信号を与える。つまり端子９には
Ｈ論理か又はＬ論理を与える。各比較器８ａ・・…・８
ｎは例えば排他的論理和回路１０と、アンドゲート１１
により構成され、排他的論理和回路１０の一方の入力端
子に端子９から比較論理信号を与え、他方の入力端子に
期待値パターン記憶器５ａ，の各ビットの読出出力を与
える。排他的論理和回路１０の出力はアンドゲート１１
の一方の入力端子に供給し、他方の入力端子にアドレス
記憶器５ａ２の各ビットの謙出出力を与える。各アンド
ゲート１１の出力つまり各比較器８ａ・・・・・・８ｎ
の出力は計数器１２ａ・・・・・・１２ｎ‘こ供給し各
比較器８ａ・・・・・・８ｎからＨ論理が出力される毎
にその数を計数するように構成するものである。上述の
ように構成することにより例えば端子９に日論理を与え
たときは期待値パターン記憶器５ａ．の内のＬ論理を出
力したビットの出力が与えられた排他的論理和回路１０
からＨ論理が出力される。
記憶容量と同一か又はそれ以上の記憶容量を持ち、書込
時にはパターン発生器１からのアドレス信号によってア
クセスされ比較部４において不良が検出される毎に記憶
器５ａ，にはそのアドレスにそのとき比較部４に与えら
れた期待値パターンを記憶する。また記憶器５ａ２には
そのアドレス位置にそのアドレス信号を記憶する。これ
ら記憶器５ａ，と５ａ２にデ−夕を収納した後に端子７
に計数開始信号を与えアドレスカウンタ６によって例え
ば０番地から最終番地までを順次謙出す。記憶器５ａ，
と５ａ２の謙出世力は各ビット毎に比較器８ａ・・・・
・・８ｎに供給される。比較器８ａ・・・・・・８ｎに
は端子９から比較論理信号を与える。つまり端子９には
Ｈ論理か又はＬ論理を与える。各比較器８ａ・・…・８
ｎは例えば排他的論理和回路１０と、アンドゲート１１
により構成され、排他的論理和回路１０の一方の入力端
子に端子９から比較論理信号を与え、他方の入力端子に
期待値パターン記憶器５ａ，の各ビットの読出出力を与
える。排他的論理和回路１０の出力はアンドゲート１１
の一方の入力端子に供給し、他方の入力端子にアドレス
記憶器５ａ２の各ビットの謙出出力を与える。各アンド
ゲート１１の出力つまり各比較器８ａ・・・・・・８ｎ
の出力は計数器１２ａ・・・・・・１２ｎ‘こ供給し各
比較器８ａ・・・・・・８ｎからＨ論理が出力される毎
にその数を計数するように構成するものである。上述の
ように構成することにより例えば端子９に日論理を与え
たときは期待値パターン記憶器５ａ．の内のＬ論理を出
力したビットの出力が与えられた排他的論理和回路１０
からＨ論理が出力される。
アドレス記憶器５ａ２からはそのアドレスにおいて不良
が検出されたときＨ論理が出力され、アンドゲート１１
にＨ論理が供給される。よって端子９にＨ論理を与えた
ときは期待値パターンがＬ論理のときの不良アドレス数
が計数器１２ａ・・・・・・１２ｎにそれぞれ各ビット
毎に計数される。また端子９にＬ論理を与えたときは期
待値パターン記憶器５ａ，からＨ論理が謙出されると排
他的論理和回路１０からＨ論理が出力される。よってこ
のときは期待値パターンがＨ論理のときの不良アドレス
数が各ビット毎に計数器１２ａ〜１２ｎに計数される。
このようにこの発明によれば期待値がＨ論理のとき不良
が発生したアドレス数とＬ論理のとき不良が発生したア
ドレス数を被試験素子の各ビット毎に集計することがで
き、その情報により不良の発生がＨ論理とＬ論理の何れ
に片寄っているか、或は均一に発生しているかを知るこ
とができ、不良解析の有益なデータを得ることができ、
よって短時間に不良の発生原因を解析できる利点が得ら
れる。
が検出されたときＨ論理が出力され、アンドゲート１１
にＨ論理が供給される。よって端子９にＨ論理を与えた
ときは期待値パターンがＬ論理のときの不良アドレス数
が計数器１２ａ・・・・・・１２ｎにそれぞれ各ビット
毎に計数される。また端子９にＬ論理を与えたときは期
待値パターン記憶器５ａ，からＨ論理が謙出されると排
他的論理和回路１０からＨ論理が出力される。よってこ
のときは期待値パターンがＨ論理のときの不良アドレス
数が各ビット毎に計数器１２ａ〜１２ｎに計数される。
このようにこの発明によれば期待値がＨ論理のとき不良
が発生したアドレス数とＬ論理のとき不良が発生したア
ドレス数を被試験素子の各ビット毎に集計することがで
き、その情報により不良の発生がＨ論理とＬ論理の何れ
に片寄っているか、或は均一に発生しているかを知るこ
とができ、不良解析の有益なデータを得ることができ、
よって短時間に不良の発生原因を解析できる利点が得ら
れる。
第１図は従来のＩＣ試験装置を説明するための系統図、
第２図はこの発明の一実施例を示す系統図である。 １・・・・・・パターン発生器、３・…・・被試験素子
、４・・…・比較器、５…・・・不良解析装置、５ａ．
・・・・・・期待値パターン記憶器、５ａ２・・…・不
良アドレス記憶器、８ａ．・・８ｎ・・・・・・比較器
、１２ａ・・・１２ｎ・・・・．・計数器。 第 １ 図 汁２図
第２図はこの発明の一実施例を示す系統図である。 １・・・・・・パターン発生器、３・…・・被試験素子
、４・・…・比較器、５…・・・不良解析装置、５ａ．
・・・・・・期待値パターン記憶器、５ａ２・・…・不
良アドレス記憶器、８ａ．・・８ｎ・・・・・・比較器
、１２ａ・・・１２ｎ・・・・．・計数器。 第 １ 図 汁２図
Claims (1)
- １ Ａ 不良が発生したときパターン発生器から出力さ
れている期待値パターンをそのときアクセスされている
被試験素子と同一のアドレスに記憶する一つの期待値パ
ターン記憶部と、Ｂ 不良が発生した時点で上記パター
ン発生器から出力されているアドレス信号をそのときア
クセスされている被試験素子と同一のアドレスに記憶す
る不良アドレス記憶部と、Ｃ 上記期待値パターン記憶
部から不良アドレス毎に読出される期待値パターンの各
ビツトの信号と比較論理信号とを比較し、期待値パター
ンの各ビツトの信号がＨ論理のとき又はＬ論理のときに
上記被試験素子に不良が発生したかを検出する複数の比
較器と、Ｄ この複数の比較器から出力される各ビツト
の不良数を計数する複数の計数器と、から成るＩＣ試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150895A JPS6011397B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150895A JPS6011397B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673355A JPS5673355A (en) | 1981-06-18 |
| JPS6011397B2 true JPS6011397B2 (ja) | 1985-03-25 |
Family
ID=15506717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54150895A Expired JPS6011397B2 (ja) | 1979-11-21 | 1979-11-21 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011397B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150198A (ja) * | 1987-12-08 | 1989-06-13 | Matsushita Electric Ind Co Ltd | 音声データ編集装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
-
1979
- 1979-11-21 JP JP54150895A patent/JPS6011397B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150198A (ja) * | 1987-12-08 | 1989-06-13 | Matsushita Electric Ind Co Ltd | 音声データ編集装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673355A (en) | 1981-06-18 |
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