JP2977346B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2977346B2 JP3305121A JP30512191A JP2977346B2 JP 2977346 B2 JP2977346 B2 JP 2977346B2 JP 3305121 A JP3305121 A JP 3305121A JP 30512191 A JP30512191 A JP 30512191A JP 2977346 B2 JP2977346 B2 JP 2977346B2
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逸郎 岩切
信一郎 佐藤
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリ装置、より
具体的にはDRAMセルを使用し、セルフリフレッシュ
機能を有する半導体メモリ装置に関する。
【0002】
【従来の技術】半導体メモリ装置の中に擬似SRAMま
たは仮想SRAM(以下P/VSRAMと称す)と呼ば
れるメモリICがある。このメモリICは、定期的なリ
フレッシュ動作を必要とするDRAMをメモリセルとし
て使用するが、リフレッシュ機能を内蔵しているため、
外見上は全くSRAMと同様な動作を行う。P/VSR
AMは、このように外部からは完全にスタティックな動
作をするため、ユーザにとって使いやすく、またコスト
もDRAMに近いため、近年、徐々にその需要が増加し
ている。
【0003】P/VSRAMは、たとえば「電子情報通
信学会研究報告」、第31〜36頁、1987年6月に
記載されているように、SRAMと同様な動作を外見上
行うためにセルフリフレッシュ機能を有している。セル
フリフレッシュとは、IC内部にタイマを内蔵し、その
タイマから出力されるリフレッシュリクエスト信号(リ
フレッシュ要求信号)によってリフレッシュ動作を行う
ことである。
【0004】P/VSRAMでは、この要求信号によっ
てリフレッシュ動作が行われ、メモリセルのデータ保持
時間内にすべてのメモリセルのリフレッシュを行う。し
たがって、タイマの周期Trmは、メモリセルのデータ
保持時間をTdh、すべてのメモリセルのリフレッシュ
を行うのに必要な時間をNrefとすると、Trm<T
dh/Nrefを満足するよう設定しなければならな
い。しかしながら、タイマの周期はチップ毎にある程度
のバラツキがあるため、チップが適正に動作しているか
どうかをテストするには以下の方法が採られている。
【0005】まず、すべてのメモリセルに一旦データを
ライトし、この状態で一定時間(メモリセルのデータ保
持時間以上)ポーズする。その後、そのデータをリード
し、パス/フェイルの判定を行う。通常は、このポーズ
テストを別パターンで2度繰り返することでチップの動
作試験が行なわれる。
【0006】図11には、従来技術におけるポーズテス
トの試験フローが示されている。同図において、Nはワ
ード数を、Tcycはリード/ライトのサイクル時間
を、Tdhはメモリセルのデータ保持時間をそれぞれ示
している。
【0007】これより、ポーズ試験時間の合計時間をT
testとすると、 Ttest=(Nビット×Tcyc)×4+Tdh×2 となる。
【0008】
【発明が解決しようとする課題】このように、ポーズ試
験のテスト時間は、メモリ容量が増大するほど、また動
作サイクルが長くなるほどポーズ試験時間の合計時間が
長くなる。したがって、メモリICのテスト時間を短縮
する場合、ポーズ試験時間が大きなネックになってい
る。
【0009】一方、通常のリード/ライト試験では、パ
ラレルテストなどのテストモードにより、ある程度テス
ト時間を短縮することが可能である。しかし、ポーズ試
験でパラレルテストなどのテストモードを併用すると、
フェイルした場合、データ保持時間でフェイルしたの
か、テストモード機能でフェイルしたのか判断できな
い。このため、リフレッシュタイマが適正な周期で動作
しているかどうかを試験するポーズ試験を行う場合、従
来ではフェイルした原因も分かるようにノーマル・リー
ド/ライト試験を行わなければならず、時間の短縮を行
うことができなかった。
【0010】本発明はこのような従来技術の欠点を解消
し、半導体メモリ装置内にテスト回路を付加することに
より、リフレッシュタイマが適正な周期で動作している
かどうかを短時間でテストすることが可能な半導体メモ
リ装置を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は上述の課題を解
決するために、メモリセルとしてDRAMセルを用い、
このDRAMセルのセルフリフレッシュ機能を有する半
導体メモリ装置は、DRAMセルのセルフリフレッシュ
を行うリフレッシュリクエスト信号を一定の周期で出力
するリフレッシュタイマと、リフレッシュタイマが適正
な周期で動作しているか否かをテストする旨のテスト信
号を受け、このテスト信号により指定された期間、リフ
レッシュタイマの起動を行うテスト制御手段と、リフレ
ッシュリクエスト信号を入力し、この信号よりリフレッ
シュタイマから出力されるクロック数を計数する計数手
段と、リフレシュタイマが正常に動作しているか否かを
判定するための設定値が記憶されている設定値記憶手段
と、計数手段で計数された計数値を入力し、この計数値
を設定値記憶手段に設定されている数値と比較し、比較
結果を出力する比較手段と、比較手段からの比較結果を
入力してこれを外部に出力する出力手段とを有する。
【0012】
【作用】本発明によれば、テスト制御手段は、リフレッ
シュタイマ起動指示の旨の信号を受信すると、リフレッ
シュタイマをイネーブル状態にしてリフレッシュリクエ
スト信号をこれより出力させる。出力されたリフレッシ
ュリクエスト信号は、計数手段に入力され、計数された
クロック数が比較手段に送られる。比較手段は、入力し
たクロック数と予め設定されている数値とを比較し、そ
の比較結果を出力手段に出力する。出力手段は比較手段
から比較結果を入力するとこれを外部に出力する。
【0013】
【実施例】次に添付図面を参照して本発明による半導体
メモリ装置の実施例を詳細に説明する。
【0014】図2を参照すると、本発明による半導体メ
モリ装置の実施例を示す機能ブロック図が示されてい
る。本実施例における半導体メモリ装置3は、DRAM
セルが2次元に展開されたメモリアレイ(8M−Mem
oryArray)22を使用し、これをリフレッシュ
タイマ16によって定期的にリフレッシュする擬似SR
AMまたは仮想SRAMと呼ばれるメモリICであり、
外見上はSRAMと同様な動作を行う。
【0015】本実施例における半導体メモリ装置3はま
た、リフレッシュタイマ16が適正な周期で動作してい
るか否かを試験するテスト回路11が設けられている。
このテスト回路11は、テスト信号を入力するTEST
端子1およびTEST端子2と、タイマ16の状態の判
定結果を出力するCOUT端子に接続されている。
【0016】図1には、本実施例における半導体メモリ
装置3の内蔵タイマ16が適正な周期で動作しているか
どうかを確認するテスト回路の機能ブロック図が示され
ている。なお、同図において図2と同じ構成要素には同
一の符号が記載されている。リフレッシュタイマ16が
適正な周期で動作しているか否かの試験は、図1に示す
ように、テスト回路11、リフレッシュタイマ16、リ
フレッシュ制御回路18およびカウンタ20により行わ
れる。
【0017】テスト回路11は、外部端子であるTES
T端子1およびTEST端子2に接続されるテスト制御
回路13と、COUT端子に接続される出力回路15、
比較回路17および設定値記憶回路19により構成され
ている。
【0018】テスト制御回路13は、これらテスト端子
より入力した信号に応じて、リフレッシュタイマ16の
起動・停止、カウンタ20のリセットなどの指示を行う
回路である。すなわち、テスト制御回路13は、CRE
SET信号線を介しカウンタ20に、TENBL信号線
を介しリフレッシュタイマ12に接続されている。図5
には本実施例におけるテスト制御回路13の一例を示す
回路図が示されている。同図に示すようにテスト制御回
路13は、複数の論理回路やコンデンサなどにより構成
されている。
【0019】比較回路17は、カウンタ回路20により
計数されたカウンタ値を入力すると、この値と設定値記
憶回路19に予め設定されている数値とを比較し、その
判定結果を出力回路15に出力する回路である。また、
出力回路15は、信号線110を介して比較回路17よ
り入力した判定結果をCOUT端子より出力する回路で
ある。
【0020】図10には、本実施例における比較回路1
7を4bitマグニチュードコンパレータとしたときの
回路図が示されている。なお同図では、比較回路17を
4ビットマグニチュードコンパレータとしたときの回路
図が示されているが、とくにこれに限定されるものでは
なく、これよりもビット数の多いコンパレータを使用し
てもよい。
【0021】設定値記憶回路は、比較回路17で比較す
る設定値Sが記憶される記憶回路である。設定値記憶回
路は、それぞれ1ビットのデータを記憶保持するS0〜
Snにより構成され、記憶しているデータS0〜Snを
出力する。なお、メモリアレイ22(図2参照)のすべ
てのメモリセルをリフレッシュするのに必要なリフレッ
シュ回数をNcycとすると、設定値記憶回路19の設
定値Sは、以下の式を満足するように設定しなければな
らない。
【0022】S<Ncyc×Tref/Tdh(Td
h:メモリセルのデータ保持時間) 図9には、設定値記憶回路19の一例を示す回路図が示
されている。同図に示すように設定値記憶回路19は、
フューズ200により設定値をプログラムできるように
なっている。このため、ウエハープロセス終了後にも設
定値を任意の値に設定することが可能である。
【0023】リフレッシュタイマ16は、発振回路を有
し、この回路の発振周波数によりメモリセルアレイ22
(図2参照)のリフレッシュを行うリフレッシュリクエ
スト信号RREQを定期的に出力するタイマである。タ
イマ16はテスト制御回路13より送られてきたタイマ
イネーブル信号TENBLによりテストモードにて起動
する。
【0024】タイマ16は、リフレッシュ制御回路18
に接続され、起動された後、この回路18にリフレッシ
ュリクエスト信号RREQを出力する。図6には本実施
例におけるリフレッシュタイマ16の一例を示す回路図
が、また図7にはリフレッシュタイマの構成要素である
RTFFの詳細図がそれぞれ示されている。タイマ16
は同図に示されている構成要素によりリフレッシュリク
エスト信号RREQを出力する。
【0025】リフレッシュ制御回路18は、入力したリ
クエスト信号RREQの一回のリフレッシュ動作が終了
すると、カウンタ回路20で計数できるカウンタインク
リ信号INCをカウンタ回路に出力する回路である。図
8には本実施例におけるリフレッシュ制御回路18の一
例を示す回路図が示されている。同図に示すようにリフ
レッシュ制御回路18は、複数の論理回路やコンデンサ
などにより構成されている。
【0026】カウンタ回路20は、テスト制御回路13
より入力したカウンタリセット信号CRESETにより
A0〜Anのカウンタ値をリセットし、カウンタインク
リ信号INCによりカウントアップするカウンタであ
る。このA0〜Anのカウンタ値は、比較回路17に送
られる。図8には本実施例におけるカウンタ回路20の
一例が示されている。同図に示すようにカウンタ回路2
0は複数のフリップフロップが直列に接続されている。
【0027】図3には、図1に示したテスト回路11に
よりリフレッシュタイマ16の周期を測定するときの動
作を示すタイムチャートが示されている。また、図4に
はタイマ16が適正な周期で動作しているか否かを確認
する際の測定系の一例が示されている。図4において、
テスタ2は半導体メモリ装置(デバイス)3のテストを
行うテスタである。本実施例における半導体メモリ装置
3は、テストの際、テスタ2と同図に示すように接続さ
れる。
【0028】次に図1、図3および図4を用いて、半導
体メモリ装置1をテスタ2に接続し、内蔵タイマ16が
適正な周期で動作しているかどうかを確認する際の動作
を説明する。
【0029】テスタ2によりTEST1端子が“H”か
ら“L”に降下されると、テスト回路11はテストモー
ドに入る。TEST1端子が“H”から“L”に下がる
と、これと同時にテスト回路11は、カウンタリセット
信号CRESETをカウンタ回路20に出力する。これ
によりカウンタA0〜Anはすべて“L”にリセットさ
れる。テスト回路11はまた、この時、タイマイネーブ
ル信号を“L”に降下し、リフレッシュタイマ16の発
振を停止する。
【0030】次に、テスト回路11は、テスタ2よりT
EST2端子をある一定期間、たとえば図3に示すよう
に期間Trefの間だけ“L”にする信号を受信する。
この期間Trefはリフレッシュタイマ16のサイクル
テストの測定時間となるため、テスタ2より正確な時間
が与えられる。
【0031】TEST2端子が“L”の間だけタイマイ
ネーブル信号TENBLは“H”となり、その間タイマ
16は動作して定期的にリフレッシュリクエスト信号R
REQをリフレッシュ制御回路18に出力する。このリ
フレッシュリクエスト信号RREQがリフレッシュ制御
回路18に入力されると、これよりリフレッシュ動作が
開始される。
【0032】一回のリフレッシュ動作が終了すると、リ
フレッシュ制御回路18よりカウンタインクリ信号IN
Cがカウンタ回路20に出力される。カウンタ回路20
は、この信号INCを受信する度にカウンタ値を1つイ
ンクリメントする。この動作を期間Tref行うと、期
間Tref中にリフレッシュ動作を行った回数、すなわ
ち、タイマ16から出力されたリフレッシュリクエスト
信号RREQの回数がカウンタ回路20でカウントさ
れ、その値が比較回路17に送られる。
【0033】次に、比較回路17は、内部カウンタ回路
20の出力A0〜Anと、予め設定しておいた設定値記
憶回路19の出力S0〜Snとを比較することにより状
態を判定し、判定結果を出力回路15によりCOUT端
子から外部に出力する。この場合、比較回路17は、A
0〜An>S0〜Snの場合とA0〜An<S0〜Sn
の場合とでは異なる信号を出力することによりその判定
結果を示す。
【0034】すなわち、出力回路15によりCOUT端
子に出力される判定結果は、図3に示すように、A0〜
An>S0〜Snの間は“L”レベルを、期間Tref
の間にA0〜An<S0〜Snになると“H”レベルを
示す。これにより、外部のテスタ2などの測定器によっ
て、内部タイマ16が正常に動作しているかどうかを判
定することができる。
【0035】なお、タイマ回路16において、周期をフ
ューズなどでプログラムできるようにしておけば、内蔵
タイマ16が適正な周期で動作していない場合でもフュ
ーズにより調整して適正な周期で動作させることができ
る。
【0036】
【発明の効果】このように本発明の半導体メモリ装置に
よれば、リフレッシュタイマが適正な周期で動作してい
るかどうかをテストするテスト回路をメモリ装置内に付
加したことにより、タイマ周期を短時間に、かつ正確に
測定することができる。これは大容量のメモリ装置にな
るほどその効果が顕著に現れる。すなわち、ポーズ試験
に従来では15秒程度かかっていた16MDRAMクラ
スものは、本発明では1〜2秒程度で試験することが可
能となる。
【0037】また、設定値記憶回路の設定値を本実施例
に示した値をとることにより、チップ内にパス/フェイ
ルの判定機能が設けられる。したがって、テスタに負荷
がかからず、テスタの並列試験に対しても有効である。
【0038】さらに、リフレッシュタイマの適正を判定
する判定基準は、プログラマブルなのでロット、ウエ
ハ、チップ単位で任意に設定できる。このため、たとえ
ばタイマのクロック数を変えた場合でも柔軟に対応でき
る。
【図面の簡単な説明】
【図1】本発明による半導体メモリ装置の実施例におけ
るタイマが適正な周期で動作していることを確認する回
路の一例を示す機能ブロック図
【図2】本発明による半導体メモリ装置の実施例を示す
機能ブロック図、
【図3】図1に示したタイマが適正な周期で動作してい
るかどうかのテスト動作を示すタイムチャート、
【図4】本実施例におけるテストの測定系を示した接続
図、
【図5】図1に示したテスト制御回路の一例を示す回路
図、
【図6】図1に示したリフレッシュタイマの一例を示す
回路図、
【図7】図7に示したリフレシュタイマに用いられるR
TFFの詳細を示す回路図、
【図8】図1に示したリフレッシュ制御回路およびカウ
ンタ回路の一例を示す回路図、
【図9】図1に示した設定値記憶回路の一例を示す回路
図、
【図10】図1に示した比較回路および出力回路の一例
を示す回路図、
【図11】従来技術におけるポーズ試験の動作を示す試
験フローである。
【符号の説明】 3 半導体メモリ装置 11 テスト回路 13 テスト制御回路 15 出力回路 16 リフレッシュタイマ 17 比較回路 18 リフレッシュ制御回路 19 設定値記憶回路 20 カウンタ回路 22 メモリアレイ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 メモリセルとしてDRAMセルを用い、
    このDRAMセルのセルフリフレッシュ機能を有する半
    導体メモリ装置において、 前記DRAMセルのセルフリフレッシュを行うリフレッ
    シュリクエスト信号を一定の周期で出力するリフレッシ
    ュタイマと、 前記リフレッシュタイマが適正な周期で動作しているか
    否かをテストする旨のテスト信号を受け、このテスト信
    号により指定された期間、前記リフレッシュタイマの起
    動を行うテスト制御手段と、 前記リフレッシュリクエスト信号を入力し、この信号よ
    り前記リフレッシュタイマから出力されるクロック数を
    計数する計数手段と、 前記リフレシュタイマが正常に動作しているか否かを判
    定するための設定値が記憶されている設定値記憶手段
    と、 前記計数手段で計数された計数値を入力し、この計数値
    を前記設定値記憶手段に設定されている数値と比較し、
    比較結果を出力する比較手段と、 前記比較手段からの比較結果を入力してこれを外部に出
    力する出力手段とを有することを特徴とする半導体メモ
    リ装置。
  2. 【請求項2】 請求項1に記載の半導体メモリ装置にお
    いて、前記リフレッシュタイマの周期を測定する旨のテ
    スト信号は前記半導体メモリ装置のテストを行うメモリ
    テスタより入力され、 前記出力手段から出力される前記比較結果が前記メモリ
    テスタに送られることにより、前記リフレッシュタイマ
    の正常性が前記メモリテスタで判断されることを特徴と
    する半導体メモリ装置。
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