JP2977346B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置、より
具体的にはＤＲＡＭセルを使用し、セルフリフレッシュ
機能を有する半導体メモリ装置に関する。

【０００２】

【従来の技術】半導体メモリ装置の中に擬似ＳＲＡＭま
たは仮想ＳＲＡＭ（以下Ｐ／ＶＳＲＡＭと称す）と呼ば
れるメモリＩＣがある。このメモリＩＣは、定期的なリ
フレッシュ動作を必要とするＤＲＡＭをメモリセルとし
て使用するが、リフレッシュ機能を内蔵しているため、
外見上は全くＳＲＡＭと同様な動作を行う。Ｐ／ＶＳＲ
ＡＭは、このように外部からは完全にスタティックな動
作をするため、ユーザにとって使いやすく、またコスト
もＤＲＡＭに近いため、近年、徐々にその需要が増加し
ている。

【０００３】Ｐ／ＶＳＲＡＭは、たとえば「電子情報通
信学会研究報告」、第３１〜３６頁、１９８７年６月に
記載されているように、ＳＲＡＭと同様な動作を外見上
行うためにセルフリフレッシュ機能を有している。セル
フリフレッシュとは、ＩＣ内部にタイマを内蔵し、その
タイマから出力されるリフレッシュリクエスト信号（リ
フレッシュ要求信号）によってリフレッシュ動作を行う
ことである。

【０００４】Ｐ／ＶＳＲＡＭでは、この要求信号によっ
てリフレッシュ動作が行われ、メモリセルのデータ保持
時間内にすべてのメモリセルのリフレッシュを行う。し
たがって、タイマの周期Ｔｒｍは、メモリセルのデータ
保持時間をＴｄｈ、すべてのメモリセルのリフレッシュ
を行うのに必要な時間をＮｒｅｆとすると、Ｔｒｍ＜Ｔ
ｄｈ／Ｎｒｅｆを満足するよう設定しなければならな
い。しかしながら、タイマの周期はチップ毎にある程度
のバラツキがあるため、チップが適正に動作しているか
どうかをテストするには以下の方法が採られている。

【０００５】まず、すべてのメモリセルに一旦データを
ライトし、この状態で一定時間（メモリセルのデータ保
持時間以上）ポーズする。その後、そのデータをリード
し、パス／フェイルの判定を行う。通常は、このポーズ
テストを別パターンで２度繰り返することでチップの動
作試験が行なわれる。

【０００６】図１１には、従来技術におけるポーズテス
トの試験フローが示されている。同図において、Ｎはワ
ード数を、Ｔｃｙｃはリード／ライトのサイクル時間
を、Ｔｄｈはメモリセルのデータ保持時間をそれぞれ示
している。

【０００７】これより、ポーズ試験時間の合計時間をＴ
ｔｅｓｔとすると、 Ｔｔｅｓｔ＝（Ｎビット×Ｔｃｙｃ）×４＋Ｔｄｈ×２ となる。

【０００８】

【発明が解決しようとする課題】このように、ポーズ試
験のテスト時間は、メモリ容量が増大するほど、また動
作サイクルが長くなるほどポーズ試験時間の合計時間が
長くなる。したがって、メモリＩＣのテスト時間を短縮
する場合、ポーズ試験時間が大きなネックになってい
る。

【０００９】一方、通常のリード／ライト試験では、パ
ラレルテストなどのテストモードにより、ある程度テス
ト時間を短縮することが可能である。しかし、ポーズ試
験でパラレルテストなどのテストモードを併用すると、
フェイルした場合、データ保持時間でフェイルしたの
か、テストモード機能でフェイルしたのか判断できな
い。このため、リフレッシュタイマが適正な周期で動作
しているかどうかを試験するポーズ試験を行う場合、従
来ではフェイルした原因も分かるようにノーマル・リー
ド／ライト試験を行わなければならず、時間の短縮を行
うことができなかった。

【００１０】本発明はこのような従来技術の欠点を解消
し、半導体メモリ装置内にテスト回路を付加することに
より、リフレッシュタイマが適正な周期で動作している
かどうかを短時間でテストすることが可能な半導体メモ
リ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は上述の課題を解
決するために、メモリセルとしてＤＲＡＭセルを用い、
このＤＲＡＭセルのセルフリフレッシュ機能を有する半
導体メモリ装置は、ＤＲＡＭセルのセルフリフレッシュ
を行うリフレッシュリクエスト信号を一定の周期で出力
するリフレッシュタイマと、リフレッシュタイマが適正
な周期で動作しているか否かをテストする旨のテスト信
号を受け、このテスト信号により指定された期間、リフ
レッシュタイマの起動を行うテスト制御手段と、リフレ
ッシュリクエスト信号を入力し、この信号よりリフレッ
シュタイマから出力されるクロック数を計数する計数手
段と、リフレシュタイマが正常に動作しているか否かを
判定するための設定値が記憶されている設定値記憶手段
と、計数手段で計数された計数値を入力し、この計数値
を設定値記憶手段に設定されている数値と比較し、比較
結果を出力する比較手段と、比較手段からの比較結果を
入力してこれを外部に出力する出力手段とを有する。

【００１２】

【作用】本発明によれば、テスト制御手段は、リフレッ
シュタイマ起動指示の旨の信号を受信すると、リフレッ
シュタイマをイネーブル状態にしてリフレッシュリクエ
スト信号をこれより出力させる。出力されたリフレッシ
ュリクエスト信号は、計数手段に入力され、計数された
クロック数が比較手段に送られる。比較手段は、入力し
たクロック数と予め設定されている数値とを比較し、そ
の比較結果を出力手段に出力する。出力手段は比較手段
から比較結果を入力するとこれを外部に出力する。

【００１３】

【実施例】次に添付図面を参照して本発明による半導体
メモリ装置の実施例を詳細に説明する。

【００１４】図２を参照すると、本発明による半導体メ
モリ装置の実施例を示す機能ブロック図が示されてい
る。本実施例における半導体メモリ装置３は、ＤＲＡＭ
セルが２次元に展開されたメモリアレイ（８Ｍ−Ｍｅｍ
ｏｒｙＡｒｒａｙ）２２を使用し、これをリフレッシュ
タイマ１６によって定期的にリフレッシュする擬似ＳＲ
ＡＭまたは仮想ＳＲＡＭと呼ばれるメモリＩＣであり、
外見上はＳＲＡＭと同様な動作を行う。

【００１５】本実施例における半導体メモリ装置３はま
た、リフレッシュタイマ１６が適正な周期で動作してい
るか否かを試験するテスト回路１１が設けられている。
このテスト回路１１は、テスト信号を入力するＴＥＳＴ
端子１およびＴＥＳＴ端子２と、タイマ１６の状態の判
定結果を出力するＣＯＵＴ端子に接続されている。

【００１６】図１には、本実施例における半導体メモリ
装置３の内蔵タイマ１６が適正な周期で動作しているか
どうかを確認するテスト回路の機能ブロック図が示され
ている。なお、同図において図２と同じ構成要素には同
一の符号が記載されている。リフレッシュタイマ１６が
適正な周期で動作しているか否かの試験は、図１に示す
ように、テスト回路１１、リフレッシュタイマ１６、リ
フレッシュ制御回路１８およびカウンタ２０により行わ
れる。

【００１７】テスト回路１１は、外部端子であるＴＥＳ
Ｔ端子１およびＴＥＳＴ端子２に接続されるテスト制御
回路１３と、ＣＯＵＴ端子に接続される出力回路１５、
比較回路１７および設定値記憶回路１９により構成され
ている。

【００１８】テスト制御回路１３は、これらテスト端子
より入力した信号に応じて、リフレッシュタイマ１６の
起動・停止、カウンタ２０のリセットなどの指示を行う
回路である。すなわち、テスト制御回路１３は、ＣＲＥ
ＳＥＴ信号線を介しカウンタ２０に、ＴＥＮＢＬ信号線
を介しリフレッシュタイマ１２に接続されている。図５
には本実施例におけるテスト制御回路１３の一例を示す
回路図が示されている。同図に示すようにテスト制御回
路１３は、複数の論理回路やコンデンサなどにより構成
されている。

【００１９】比較回路１７は、カウンタ回路２０により
計数されたカウンタ値を入力すると、この値と設定値記
憶回路１９に予め設定されている数値とを比較し、その
判定結果を出力回路１５に出力する回路である。また、
出力回路１５は、信号線１１０を介して比較回路１７よ
り入力した判定結果をＣＯＵＴ端子より出力する回路で
ある。

【００２０】図１０には、本実施例における比較回路１
７を４ｂｉｔマグニチュードコンパレータとしたときの
回路図が示されている。なお同図では、比較回路１７を
４ビットマグニチュードコンパレータとしたときの回路
図が示されているが、とくにこれに限定されるものでは
なく、これよりもビット数の多いコンパレータを使用し
てもよい。

【００２１】設定値記憶回路は、比較回路１７で比較す
る設定値Ｓが記憶される記憶回路である。設定値記憶回
路は、それぞれ１ビットのデータを記憶保持するＳ０〜
Ｓｎにより構成され、記憶しているデータＳ０〜Ｓｎを
出力する。なお、メモリアレイ２２（図２参照）のすべ
てのメモリセルをリフレッシュするのに必要なリフレッ
シュ回数をＮｃｙｃとすると、設定値記憶回路１９の設
定値Ｓは、以下の式を満足するように設定しなければな
らない。

【００２２】Ｓ＜Ｎｃｙｃ×Ｔｒｅｆ／Ｔｄｈ（Ｔｄ
ｈ：メモリセルのデータ保持時間） 図９には、設定値記憶回路１９の一例を示す回路図が示
されている。同図に示すように設定値記憶回路１９は、
フューズ２００により設定値をプログラムできるように
なっている。このため、ウエハープロセス終了後にも設
定値を任意の値に設定することが可能である。

【００２３】リフレッシュタイマ１６は、発振回路を有
し、この回路の発振周波数によりメモリセルアレイ２２
（図２参照）のリフレッシュを行うリフレッシュリクエ
スト信号ＲＲＥＱを定期的に出力するタイマである。タ
イマ１６はテスト制御回路１３より送られてきたタイマ
イネーブル信号ＴＥＮＢＬによりテストモードにて起動
する。

【００２４】タイマ１６は、リフレッシュ制御回路１８
に接続され、起動された後、この回路１８にリフレッシ
ュリクエスト信号ＲＲＥＱを出力する。図６には本実施
例におけるリフレッシュタイマ１６の一例を示す回路図
が、また図７にはリフレッシュタイマの構成要素である
ＲＴＦＦの詳細図がそれぞれ示されている。タイマ１６
は同図に示されている構成要素によりリフレッシュリク
エスト信号ＲＲＥＱを出力する。

【００２５】リフレッシュ制御回路１８は、入力したリ
クエスト信号ＲＲＥＱの一回のリフレッシュ動作が終了
すると、カウンタ回路２０で計数できるカウンタインク
リ信号ＩＮＣをカウンタ回路に出力する回路である。図
８には本実施例におけるリフレッシュ制御回路１８の一
例を示す回路図が示されている。同図に示すようにリフ
レッシュ制御回路１８は、複数の論理回路やコンデンサ
などにより構成されている。

【００２６】カウンタ回路２０は、テスト制御回路１３
より入力したカウンタリセット信号ＣＲＥＳＥＴにより
Ａ０〜Ａｎのカウンタ値をリセットし、カウンタインク
リ信号ＩＮＣによりカウントアップするカウンタであ
る。このＡ０〜Ａｎのカウンタ値は、比較回路１７に送
られる。図８には本実施例におけるカウンタ回路２０の
一例が示されている。同図に示すようにカウンタ回路２
０は複数のフリップフロップが直列に接続されている。

【００２７】図３には、図１に示したテスト回路１１に
よりリフレッシュタイマ１６の周期を測定するときの動
作を示すタイムチャートが示されている。また、図４に
はタイマ１６が適正な周期で動作しているか否かを確認
する際の測定系の一例が示されている。図４において、
テスタ２は半導体メモリ装置（デバイス）３のテストを
行うテスタである。本実施例における半導体メモリ装置
３は、テストの際、テスタ２と同図に示すように接続さ
れる。

【００２８】次に図１、図３および図４を用いて、半導
体メモリ装置１をテスタ２に接続し、内蔵タイマ１６が
適正な周期で動作しているかどうかを確認する際の動作
を説明する。

【００２９】テスタ２によりＴＥＳＴ１端子が“Ｈ”か
ら“Ｌ”に降下されると、テスト回路１１はテストモー
ドに入る。ＴＥＳＴ１端子が“Ｈ”から“Ｌ”に下がる
と、これと同時にテスト回路１１は、カウンタリセット
信号ＣＲＥＳＥＴをカウンタ回路２０に出力する。これ
によりカウンタＡ０〜Ａｎはすべて“Ｌ”にリセットさ
れる。テスト回路１１はまた、この時、タイマイネーブ
ル信号を“Ｌ”に降下し、リフレッシュタイマ１６の発
振を停止する。

【００３０】次に、テスト回路１１は、テスタ２よりＴ
ＥＳＴ２端子をある一定期間、たとえば図３に示すよう
に期間Ｔｒｅｆの間だけ“Ｌ”にする信号を受信する。
この期間Ｔｒｅｆはリフレッシュタイマ１６のサイクル
テストの測定時間となるため、テスタ２より正確な時間
が与えられる。

【００３１】ＴＥＳＴ２端子が“Ｌ”の間だけタイマイ
ネーブル信号ＴＥＮＢＬは“Ｈ”となり、その間タイマ
１６は動作して定期的にリフレッシュリクエスト信号Ｒ
ＲＥＱをリフレッシュ制御回路１８に出力する。このリ
フレッシュリクエスト信号ＲＲＥＱがリフレッシュ制御
回路１８に入力されると、これよりリフレッシュ動作が
開始される。

【００３２】一回のリフレッシュ動作が終了すると、リ
フレッシュ制御回路１８よりカウンタインクリ信号ＩＮ
Ｃがカウンタ回路２０に出力される。カウンタ回路２０
は、この信号ＩＮＣを受信する度にカウンタ値を１つイ
ンクリメントする。この動作を期間Ｔｒｅｆ行うと、期
間Ｔｒｅｆ中にリフレッシュ動作を行った回数、すなわ
ち、タイマ１６から出力されたリフレッシュリクエスト
信号ＲＲＥＱの回数がカウンタ回路２０でカウントさ
れ、その値が比較回路１７に送られる。

【００３３】次に、比較回路１７は、内部カウンタ回路
２０の出力Ａ０〜Ａｎと、予め設定しておいた設定値記
憶回路１９の出力Ｓ０〜Ｓｎとを比較することにより状
態を判定し、判定結果を出力回路１５によりＣＯＵＴ端
子から外部に出力する。この場合、比較回路１７は、Ａ
０〜Ａｎ＞Ｓ０〜Ｓｎの場合とＡ０〜Ａｎ＜Ｓ０〜Ｓｎ
の場合とでは異なる信号を出力することによりその判定
結果を示す。

【００３４】すなわち、出力回路１５によりＣＯＵＴ端
子に出力される判定結果は、図３に示すように、Ａ０〜
Ａｎ＞Ｓ０〜Ｓｎの間は“Ｌ”レベルを、期間Ｔｒｅｆ
の間にＡ０〜Ａｎ＜Ｓ０〜Ｓｎになると“Ｈ”レベルを
示す。これにより、外部のテスタ２などの測定器によっ
て、内部タイマ１６が正常に動作しているかどうかを判
定することができる。

【００３５】なお、タイマ回路１６において、周期をフ
ューズなどでプログラムできるようにしておけば、内蔵
タイマ１６が適正な周期で動作していない場合でもフュ
ーズにより調整して適正な周期で動作させることができ
る。

【００３６】

【発明の効果】このように本発明の半導体メモリ装置に
よれば、リフレッシュタイマが適正な周期で動作してい
るかどうかをテストするテスト回路をメモリ装置内に付
加したことにより、タイマ周期を短時間に、かつ正確に
測定することができる。これは大容量のメモリ装置にな
るほどその効果が顕著に現れる。すなわち、ポーズ試験
に従来では１５秒程度かかっていた１６ＭＤＲＡＭクラ
スものは、本発明では１〜２秒程度で試験することが可
能となる。

【００３７】また、設定値記憶回路の設定値を本実施例
に示した値をとることにより、チップ内にパス／フェイ
ルの判定機能が設けられる。したがって、テスタに負荷
がかからず、テスタの並列試験に対しても有効である。

【００３８】さらに、リフレッシュタイマの適正を判定
する判定基準は、プログラマブルなのでロット、ウエ
ハ、チップ単位で任意に設定できる。このため、たとえ
ばタイマのクロック数を変えた場合でも柔軟に対応でき
る。

【図面の簡単な説明】

【図１】本発明による半導体メモリ装置の実施例におけ
るタイマが適正な周期で動作していることを確認する回
路の一例を示す機能ブロック図

【図２】本発明による半導体メモリ装置の実施例を示す
機能ブロック図、

【図３】図１に示したタイマが適正な周期で動作してい
るかどうかのテスト動作を示すタイムチャート、

【図４】本実施例におけるテストの測定系を示した接続
図、

【図５】図１に示したテスト制御回路の一例を示す回路
図、

【図６】図１に示したリフレッシュタイマの一例を示す
回路図、

【図７】図７に示したリフレシュタイマに用いられるＲ
ＴＦＦの詳細を示す回路図、

【図８】図１に示したリフレッシュ制御回路およびカウ
ンタ回路の一例を示す回路図、

【図９】図１に示した設定値記憶回路の一例を示す回路
図、

【図１０】図１に示した比較回路および出力回路の一例
を示す回路図、

【図１１】従来技術におけるポーズ試験の動作を示す試
験フローである。

【符号の説明】 ３ 半導体メモリ装置 １１ テスト回路 １３ テスト制御回路 １５ 出力回路 １６ リフレッシュタイマ １７ 比較回路 １８ リフレッシュ制御回路 １９ 設定値記憶回路 ２０ カウンタ回路 ２２ メモリアレイ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルとしてＤＲＡＭセルを用い、
   このＤＲＡＭセルのセルフリフレッシュ機能を有する半
   導体メモリ装置において、 前記ＤＲＡＭセルのセルフリフレッシュを行うリフレッ
   シュリクエスト信号を一定の周期で出力するリフレッシ
   ュタイマと、 前記リフレッシュタイマが適正な周期で動作しているか
   否かをテストする旨のテスト信号を受け、このテスト信
   号により指定された期間、前記リフレッシュタイマの起
   動を行うテスト制御手段と、 前記リフレッシュリクエスト信号を入力し、この信号よ
   り前記リフレッシュタイマから出力されるクロック数を
   計数する計数手段と、 前記リフレシュタイマが正常に動作しているか否かを判
   定するための設定値が記憶されている設定値記憶手段
   と、 前記計数手段で計数された計数値を入力し、この計数値
   を前記設定値記憶手段に設定されている数値と比較し、
   比較結果を出力する比較手段と、 前記比較手段からの比較結果を入力してこれを外部に出
   力する出力手段とを有することを特徴とする半導体メモ
   リ装置。
2. 【請求項２】 請求項１に記載の半導体メモリ装置にお
   いて、前記リフレッシュタイマの周期を測定する旨のテ
   スト信号は前記半導体メモリ装置のテストを行うメモリ
   テスタより入力され、 前記出力手段から出力される前記比較結果が前記メモリ
   テスタに送られることにより、前記リフレッシュタイマ
   の正常性が前記メモリテスタで判断されることを特徴と
   する半導体メモリ装置。