JPH06259962A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06259962A JPH06259962A JP3305120A JP30512091A JPH06259962A JP H06259962 A JPH06259962 A JP H06259962A JP 3305120 A JP3305120 A JP 3305120A JP 30512091 A JP30512091 A JP 30512091A JP H06259962 A JPH06259962 A JP H06259962A
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- refresh
- circuit
- timer
- test
- counter
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Abstract
(57)【要約】
【目的】 メモリセルとしてＤＲＡＭセルを用い、この
ＤＲＡＭセルのセルフリフレッシュ機能を有する半導体
メモリ装置において、リフレッシュタイマの周期をメモ
リテスタで測定できる半導体メモリ装置を提供するこ
と。 【構成】 半導体メモリ装置のタイマサイクルテスト
は、テスト回路１０、リフレッシュタイマ１６、リフレ
ッシュ制御回路１８およびカウンタ２０により行われ
る。テスト回路１０のテスト制御回路１２は、ＴＥＳＴ
端子１〜４に接続され、これらテスト端子より入力した
信号に応じて、リフレッシュタイマ１６の起動・停止、
カウンタ２０のリセットおよびカウンタ２０により計数
された計数値の出力指示を行う。また、出力回路１４
は、カウンタ回路３０およびシフト回路３２により計数
されたカウンタ値を入力し、これをＣＯＵＴ端子により
外部装置に出力する。
ＤＲＡＭセルのセルフリフレッシュ機能を有する半導体
メモリ装置において、リフレッシュタイマの周期をメモ
リテスタで測定できる半導体メモリ装置を提供するこ
と。 【構成】 半導体メモリ装置のタイマサイクルテスト
は、テスト回路１０、リフレッシュタイマ１６、リフレ
ッシュ制御回路１８およびカウンタ２０により行われ
る。テスト回路１０のテスト制御回路１２は、ＴＥＳＴ
端子１〜４に接続され、これらテスト端子より入力した
信号に応じて、リフレッシュタイマ１６の起動・停止、
カウンタ２０のリセットおよびカウンタ２０により計数
された計数値の出力指示を行う。また、出力回路１４
は、カウンタ回路３０およびシフト回路３２により計数
されたカウンタ値を入力し、これをＣＯＵＴ端子により
外部装置に出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置、より
具体的にはＤＲＡＭセルを使用し、セルフリフレッシュ
機能を有する半導体メモリ装置に関する。
具体的にはＤＲＡＭセルを使用し、セルフリフレッシュ
機能を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の中に擬似ＳＲＡＭま
たは仮想ＳＲＡＭ（以下Ｐ／ＶＳＲＡＭと称す）と呼ば
れるメモリＩＣがある。このメモリＩＣは、定期的なリ
フレッシュ動作を必要とするＤＲＡＭをメモリセルとし
て使用するが、リフレッシュ機能を内蔵しているため、
外見上は全くＳＲＡＭと同様な動作を行う。Ｐ／ＶＳＲ
ＡＭは、このように外部からは完全にスタティックな動
作をするため、ユーザにとって使いやすく、またコスト
もＤＲＡＭに近いため、近年、徐々にその需要が増加し
ている。
たは仮想ＳＲＡＭ（以下Ｐ／ＶＳＲＡＭと称す）と呼ば
れるメモリＩＣがある。このメモリＩＣは、定期的なリ
フレッシュ動作を必要とするＤＲＡＭをメモリセルとし
て使用するが、リフレッシュ機能を内蔵しているため、
外見上は全くＳＲＡＭと同様な動作を行う。Ｐ／ＶＳＲ
ＡＭは、このように外部からは完全にスタティックな動
作をするため、ユーザにとって使いやすく、またコスト
もＤＲＡＭに近いため、近年、徐々にその需要が増加し
ている。
【０００３】Ｐ／ＶＳＲＡＭは、たとえば「電子情報通
信学会研究報告」、第３１〜３６頁、１９８７年６月に
記載されているように、ＳＲＡＭと同様な動作を外見上
行うためにセルフリフレッシュ機能を有している。セル
フリフレッシュとは、ＩＣ内部にタイマを内蔵し、その
タイマから出力されるリフレッシュリクエスト信号によ
ってリフレッシュ動作を行うことである。また、タイマ
は発振回路を有し、その発振回路の周期によって定期的
にリフレッシュ動作が行われる。
信学会研究報告」、第３１〜３６頁、１９８７年６月に
記載されているように、ＳＲＡＭと同様な動作を外見上
行うためにセルフリフレッシュ機能を有している。セル
フリフレッシュとは、ＩＣ内部にタイマを内蔵し、その
タイマから出力されるリフレッシュリクエスト信号によ
ってリフレッシュ動作を行うことである。また、タイマ
は発振回路を有し、その発振回路の周期によって定期的
にリフレッシュ動作が行われる。
【０００４】一方、このリフレッシュを行う周期は、メ
モリの消費電流と密接な関係があり、リフレッシュサイ
クルが長いほど、消費電流は少なくなる。しかしなが
ら、リフレッシュサイクルの周期が長すぎると、メモリ
セルのデータホールド時間内にすべてのメモリセルをリ
フレッシュできなくなり、結果的にデータの保持ができ
なくなるという問題が発生する。
モリの消費電流と密接な関係があり、リフレッシュサイ
クルが長いほど、消費電流は少なくなる。しかしなが
ら、リフレッシュサイクルの周期が長すぎると、メモリ
セルのデータホールド時間内にすべてのメモリセルをリ
フレッシュできなくなり、結果的にデータの保持ができ
なくなるという問題が発生する。
【０００５】このような問題を解決するため、近年、た
とえばＰ／ＶＳＲＡＭ内のリフレッシュタイマにプログ
ラム回路を設けたＰ／ＶＳＲＡＭが提案されている。こ
のＰ／ＶＳＲＡＭでは、リフレッシュタイマのプログラ
ム回路により、リフレッシュサイクルの周期を最適値に
設定するものである。
とえばＰ／ＶＳＲＡＭ内のリフレッシュタイマにプログ
ラム回路を設けたＰ／ＶＳＲＡＭが提案されている。こ
のＰ／ＶＳＲＡＭでは、リフレッシュタイマのプログラ
ム回路により、リフレッシュサイクルの周期を最適値に
設定するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、リフレ
ッシュタイマの周期を決定する発振回路は、チップ毎に
バラツキがあるため、これを最適値にプログラムするに
はタイマ周期を正確に測定する必要がある。このため、
タイマ周期を外部端子に出力し、これを何らかの測定装
置でモニタすることでタイマ周期を計測するやり方が一
般的に行われている。
ッシュタイマの周期を決定する発振回路は、チップ毎に
バラツキがあるため、これを最適値にプログラムするに
はタイマ周期を正確に測定する必要がある。このため、
タイマ周期を外部端子に出力し、これを何らかの測定装
置でモニタすることでタイマ周期を計測するやり方が一
般的に行われている。
【０００７】従来、このようにタイマ周期を外部でモニ
タする場合には、周波数カウンタ等を用いて測定する方
法が一般に用いられている。これは、メモリＩＣのテス
トを行うメモリテスタには、周波数を測定する機能が備
わっていないため、タイマ周期を測定することができな
いからである。一方、周知のようにメモリＩＣのテスト
をメモリテスタで測定できないと量産には対応できな
い。したがって、Ｐ／ＶＳＲＡＭ内のリフレッシュタイ
マにプログラム回路を設けても、実質的には周期を最適
値に設定することはできなかった。
タする場合には、周波数カウンタ等を用いて測定する方
法が一般に用いられている。これは、メモリＩＣのテス
トを行うメモリテスタには、周波数を測定する機能が備
わっていないため、タイマ周期を測定することができな
いからである。一方、周知のようにメモリＩＣのテスト
をメモリテスタで測定できないと量産には対応できな
い。したがって、Ｐ／ＶＳＲＡＭ内のリフレッシュタイ
マにプログラム回路を設けても、実質的には周期を最適
値に設定することはできなかった。
【０００８】本発明はこのような従来技術の欠点を解消
し、リフレッシュタイマの周期をメモリテスタで測定で
きる半導体メモリ装置を提供することを目的とする。
し、リフレッシュタイマの周期をメモリテスタで測定で
きる半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、メモリセルとしてＤＲＡＭセルを用い、
このＤＲＡＭセルのセルフリフレッシュ機能を有する半
導体メモリ装置は、ＤＲＡＭセルのセルフリフレッシュ
を行うリフレッシュリクエスト信号を一定の周期で出力
するリフレッシュタイマと、リフレッシュタイマの周期
を測定するテスト信号を受け、このテスト信号により指
定された期間、リフレッシュタイマの起動を行うテスト
制御手段と、リフレッシュリクエスト信号を入力し、こ
の信号よりリフレッシュタイマから出力されるクロック
数を計数する計数手段と、計数手段で計数された値を外
部に出力する出力手段とを有する。
決するために、メモリセルとしてＤＲＡＭセルを用い、
このＤＲＡＭセルのセルフリフレッシュ機能を有する半
導体メモリ装置は、ＤＲＡＭセルのセルフリフレッシュ
を行うリフレッシュリクエスト信号を一定の周期で出力
するリフレッシュタイマと、リフレッシュタイマの周期
を測定するテスト信号を受け、このテスト信号により指
定された期間、リフレッシュタイマの起動を行うテスト
制御手段と、リフレッシュリクエスト信号を入力し、こ
の信号よりリフレッシュタイマから出力されるクロック
数を計数する計数手段と、計数手段で計数された値を外
部に出力する出力手段とを有する。
【００１０】
【作用】本発明によれば、テスト制御手段は、リフレッ
シュタイマ起動指示の旨の信号を受信すると、リフレッ
シュタイマをイネーブル状態にしてリフレッシュリクエ
スト信号をこれより出力させる。出力されたリフレッシ
ュリクエスト信号は、計数手段に入力されてそのクロッ
ク数が計数される。テスト開始より一定の期間が経過
し、テスト制御手段がリフレッシュタイマの停止指示を
受けると、テスト制御手段はこの間に計数手段で計数さ
れたクロック数を計数手段から出力手段に送る。出力手
段はこのクロック数を入力すると外部に出力する。
シュタイマ起動指示の旨の信号を受信すると、リフレッ
シュタイマをイネーブル状態にしてリフレッシュリクエ
スト信号をこれより出力させる。出力されたリフレッシ
ュリクエスト信号は、計数手段に入力されてそのクロッ
ク数が計数される。テスト開始より一定の期間が経過
し、テスト制御手段がリフレッシュタイマの停止指示を
受けると、テスト制御手段はこの間に計数手段で計数さ
れたクロック数を計数手段から出力手段に送る。出力手
段はこのクロック数を入力すると外部に出力する。
【００１１】
【実施例】次に添付図面を参照して本発明による半導体
メモリ装置の実施例を詳細に説明する。
メモリ装置の実施例を詳細に説明する。
【００１２】図２を参照すると、本発明による半導体メ
モリ装置の実施例を示す機能ブロック図が示されてい
る。本実施例における半導体メモリ装置１は、ＤＲＡＭ
セルが２次元に展開されたメモリアレイ（８Ｍ−Ｍｅｍ
ｏｒｙＡｒｒａｙ）２２を使用し、これをリフレッシュ
タイマ１６によって定期的にリフレッシュする擬似ＳＲ
ＡＭまたは仮想ＳＲＡＭと呼ばれるメモリＩＣであり、
外見上はＳＲＡＭと同様な動作を行う。
モリ装置の実施例を示す機能ブロック図が示されてい
る。本実施例における半導体メモリ装置１は、ＤＲＡＭ
セルが２次元に展開されたメモリアレイ（８Ｍ−Ｍｅｍ
ｏｒｙＡｒｒａｙ）２２を使用し、これをリフレッシュ
タイマ１６によって定期的にリフレッシュする擬似ＳＲ
ＡＭまたは仮想ＳＲＡＭと呼ばれるメモリＩＣであり、
外見上はＳＲＡＭと同様な動作を行う。
【００１３】本実施例における半導体メモリ装置１はま
た、リフレッシュタイマ１６の周期を測定する際に、外
部より入力したテスト信号に応じてリフレッシュタイマ
１６およびリフレッシュアドレスカウンタ２０の制御を
行い、計数したタイマ１６のカウンタ値をカウンタ２０
から入力するテスト回路１０が設けられている。この回
路１０は、テスト信号を入力するＴＥＳＴ端子１〜４
と、タイマ１６のカウンタ値を出力するＣＯＵＴ端子に
接続されている。
た、リフレッシュタイマ１６の周期を測定する際に、外
部より入力したテスト信号に応じてリフレッシュタイマ
１６およびリフレッシュアドレスカウンタ２０の制御を
行い、計数したタイマ１６のカウンタ値をカウンタ２０
から入力するテスト回路１０が設けられている。この回
路１０は、テスト信号を入力するＴＥＳＴ端子１〜４
と、タイマ１６のカウンタ値を出力するＣＯＵＴ端子に
接続されている。
【００１４】図１には、本実施例における半導体メモリ
装置１のタイマサイクルテスト回路の機能ブロック図が
示されている。なお、同図において図２と同じ構成要素
には同一の符号が記載されている。リフレッシュタイマ
１６の周期を測定するタイマサイクルテストは、図１に
示すように、テスト回路１０、リフレッシュタイマ１
６、リフレッシュ制御回路１８およびカウンタ２０によ
り行われる。
装置１のタイマサイクルテスト回路の機能ブロック図が
示されている。なお、同図において図２と同じ構成要素
には同一の符号が記載されている。リフレッシュタイマ
１６の周期を測定するタイマサイクルテストは、図１に
示すように、テスト回路１０、リフレッシュタイマ１
６、リフレッシュ制御回路１８およびカウンタ２０によ
り行われる。
【００１５】テスト回路１０は、外部端子であるＴＥＳ
Ｔ端子１，ＴＥＳＴ端子２，ＴＥＳＴ端子３およびＴＥ
ＳＴ端子４に接続されるテスト制御回路１２と、ＣＯＵ
Ｔ端子に接続される出力回路１４により構成されてい
る。テスト制御回路１２は、これらテスト端子より入力
した信号に応じて、リフレッシュタイマ１６の起動・停
止、カウンタ２０のリセットおよびカウンタ２０により
計数された計数値の出力指示を行う回路である。
Ｔ端子１，ＴＥＳＴ端子２，ＴＥＳＴ端子３およびＴＥ
ＳＴ端子４に接続されるテスト制御回路１２と、ＣＯＵ
Ｔ端子に接続される出力回路１４により構成されてい
る。テスト制御回路１２は、これらテスト端子より入力
した信号に応じて、リフレッシュタイマ１６の起動・停
止、カウンタ２０のリセットおよびカウンタ２０により
計数された計数値の出力指示を行う回路である。
【００１６】すなわち、テスト制御回路１２は、ＣＲＥ
ＳＥＴ信号線、ＬＯＡＤ信号線およびＳＨＩＦＴ信号線
を介しカウンタ２０に、ＴＥＮＢＬ信号線を介しリフレ
ッシュタイマ１２に接続されている。また、出力回路１
４は、信号線１００を介してカウンタ２０に接続され、
これより入力した計数値のデータをＣＯＵＴ端子より出
力する。
ＳＥＴ信号線、ＬＯＡＤ信号線およびＳＨＩＦＴ信号線
を介しカウンタ２０に、ＴＥＮＢＬ信号線を介しリフレ
ッシュタイマ１２に接続されている。また、出力回路１
４は、信号線１００を介してカウンタ２０に接続され、
これより入力した計数値のデータをＣＯＵＴ端子より出
力する。
【００１７】リフレッシュタイマ１６は、発振回路を有
し、この回路の発振周波数によりメモリセルアレイ２２
（図２参照）のリフレッシュを行うリフレッシュリクエ
スト信号ＲＲＥＱを定期的に出力するタイマである。タ
イマ１６はテスト制御回路１２より送られてきたタイマ
イネーブル信号ＴＥＮＢＬによりテストモードにて起動
する。タイマ１６は、リフレッシュ制御回路１８に接続
され、起動された後、この回路１８にリフレッシュリク
エスト信号ＲＲＥＱを出力する。
し、この回路の発振周波数によりメモリセルアレイ２２
（図２参照）のリフレッシュを行うリフレッシュリクエ
スト信号ＲＲＥＱを定期的に出力するタイマである。タ
イマ１６はテスト制御回路１２より送られてきたタイマ
イネーブル信号ＴＥＮＢＬによりテストモードにて起動
する。タイマ１６は、リフレッシュ制御回路１８に接続
され、起動された後、この回路１８にリフレッシュリク
エスト信号ＲＲＥＱを出力する。
【００１８】リフレッシュ制御回路１８は、入力したリ
クエスト信号ＲＲＥＱの一回のリフレッシュ動作が終了
すると、カウンタ回路３０で計数できるカウンタインク
リ信号ＩＮＣをカウンタ回路に出力する回路である。
クエスト信号ＲＲＥＱの一回のリフレッシュ動作が終了
すると、カウンタ回路３０で計数できるカウンタインク
リ信号ＩＮＣをカウンタ回路に出力する回路である。
【００１９】カウンタ回路３０およびシフトレジスタ回
路３２は、本実施例ではリフレッシュアドレスカウンタ
２０に含まれる。カウンタ回路３０は、テスト制御回路
１２より入力したカウンタリセット信号ＣＲＥＳＥＴに
より、Ａ０〜Ａｎのカウンタ値をリセットし、カウンタ
インクリ信号ＩＮＣによりカウントアップするカウンタ
である。
路３２は、本実施例ではリフレッシュアドレスカウンタ
２０に含まれる。カウンタ回路３０は、テスト制御回路
１２より入力したカウンタリセット信号ＣＲＥＳＥＴに
より、Ａ０〜Ａｎのカウンタ値をリセットし、カウンタ
インクリ信号ＩＮＣによりカウントアップするカウンタ
である。
【００２０】このＡ０〜Ａｎのカウンタ値は、テスト制
御回路１２から送信されるシフトレジスタへの転送信号
ＬＯＡＤによりシフトレジスタ回路３２に送られる。シ
フトレジスタ回路３２は、テスト制御回路１２からのシ
フトクロックＳＨＩＦＴにより格納したデータを信号線
１００を介して出力回路１４に送る。シフトレジスタ回
路３２は、たとえば図５に示すような回路により構成さ
れる。
御回路１２から送信されるシフトレジスタへの転送信号
ＬＯＡＤによりシフトレジスタ回路３２に送られる。シ
フトレジスタ回路３２は、テスト制御回路１２からのシ
フトクロックＳＨＩＦＴにより格納したデータを信号線
１００を介して出力回路１４に送る。シフトレジスタ回
路３２は、たとえば図５に示すような回路により構成さ
れる。
【００２１】図３には、図１に示したテスト回路１０に
よりリフレッシュタイマ１６の周期を測定するときの動
作を示すタイムチャートが示されている。また、図４に
はリフレッシュタイマ１２の周期を測定する際の測定系
の一例が示されている。図４において、テスタ２は半導
体メモリ装置（デバイス）１のテストを行うテスタであ
る。本実施例における半導体メモリ装置１は、テストの
際、テスタ２と同図に示すように接続される。
よりリフレッシュタイマ１６の周期を測定するときの動
作を示すタイムチャートが示されている。また、図４に
はリフレッシュタイマ１２の周期を測定する際の測定系
の一例が示されている。図４において、テスタ２は半導
体メモリ装置（デバイス）１のテストを行うテスタであ
る。本実施例における半導体メモリ装置１は、テストの
際、テスタ２と同図に示すように接続される。
【００２２】次に図１、図３および図４を用いて半導体
メモリ装置１をテスタ２に接続し、リフレッシュタイマ
１６の周期を測定する動作を説明する。
メモリ装置１をテスタ２に接続し、リフレッシュタイマ
１６の周期を測定する動作を説明する。
【００２３】テスタ２によりＴＥＳＴ１端子が“Ｈ”か
ら“Ｌ”にされると、テスト回路１０はテストモードに
入る。ＴＥＳＴ１端子が“Ｈ”から“Ｌ”に下がると、
これと同時にテスト回路１０は、カウンタリセット信号
ＣＲＥＳＥＴをカウンタ回路３０に出力する。これによ
りカウンタＡ０〜Ａｎはすべて“Ｌ”にリセットされ
る。テスト回路１０はまた、この時、タイマイネーブル
信号を“Ｌ”に降下し、リフレッシュタイマ１６の発振
を停止する。
ら“Ｌ”にされると、テスト回路１０はテストモードに
入る。ＴＥＳＴ１端子が“Ｈ”から“Ｌ”に下がると、
これと同時にテスト回路１０は、カウンタリセット信号
ＣＲＥＳＥＴをカウンタ回路３０に出力する。これによ
りカウンタＡ０〜Ａｎはすべて“Ｌ”にリセットされ
る。テスト回路１０はまた、この時、タイマイネーブル
信号を“Ｌ”に降下し、リフレッシュタイマ１６の発振
を停止する。
【００２４】次に、テスト回路１０は、テスタ２よりＴ
ＥＳＴ２端子をある一定期間、たとえば図３に示すよう
に期間Ｔｒｅｆの間だけ“Ｌ”にする信号を受信する。
この期間Ｔｒｅｆはリフレッシュタイマ１６のサイクル
テストの測定時間となるため、テスタ２より正確な時間
が与えられる。
ＥＳＴ２端子をある一定期間、たとえば図３に示すよう
に期間Ｔｒｅｆの間だけ“Ｌ”にする信号を受信する。
この期間Ｔｒｅｆはリフレッシュタイマ１６のサイクル
テストの測定時間となるため、テスタ２より正確な時間
が与えられる。
【００２５】ＴＥＳＴ２端子が“Ｌ”の間だけタイマイ
ネーブル信号ＴＥＮＢＬは“Ｈ”となり、その間タイマ
１６は動作して定期的にリフレッシュリクエスト信号Ｒ
ＲＥＱをリフレッシュ制御回路１８に出力する。このリ
フレッシュリクエスト信号ＲＲＥＱがリフレッシュ制御
回路１８に入力されると、これよりリフレッシュ動作が
開始される。
ネーブル信号ＴＥＮＢＬは“Ｈ”となり、その間タイマ
１６は動作して定期的にリフレッシュリクエスト信号Ｒ
ＲＥＱをリフレッシュ制御回路１８に出力する。このリ
フレッシュリクエスト信号ＲＲＥＱがリフレッシュ制御
回路１８に入力されると、これよりリフレッシュ動作が
開始される。
【００２６】一回のリフレッシュ動作が終了すると、リ
フレッシュ制御回路１８よりカウンタインクリ信号ＩＮ
Ｃがカウンタ回路３０に出力される。カウンタ回路３０
は、この信号ＩＮＣを受信する度にカウンタ値を１つイ
ンクリメントする。この動作を期間Ｔｒｅｆ行うと、期
間Ｔｒｅｆ中にリフレッシュ動作を行った回数、すなわ
ち、タイマ１６から出力されたリフレッシュリクエスト
信号ＲＲＥＱの回数がカウンタ回路３０でカウントされ
る。
フレッシュ制御回路１８よりカウンタインクリ信号ＩＮ
Ｃがカウンタ回路３０に出力される。カウンタ回路３０
は、この信号ＩＮＣを受信する度にカウンタ値を１つイ
ンクリメントする。この動作を期間Ｔｒｅｆ行うと、期
間Ｔｒｅｆ中にリフレッシュ動作を行った回数、すなわ
ち、タイマ１６から出力されたリフレッシュリクエスト
信号ＲＲＥＱの回数がカウンタ回路３０でカウントされ
る。
【００２７】その後、テスタ２によりＴＥＳＴ３端子が
図３に示すように降下すると、転送信号ＬＯＡＤがテス
ト制御回路１２より出力され、この信号によりカウンタ
回路３０のデータＡ０〜Ａｎがシフトレジスタ回路３２
のＳ０〜Ｓｎへロードされる。この後、テスタ２がＴＥ
ＳＴ４端子にクロックを送り、“Ｈ”→“Ｌ”をカウン
タ３０のビット数分、すなわちｎ回繰り返すと、シフト
レジスタ３２のシフト信号ＳＨＩＦＴが出力され、シフ
トレジスタ３２のデータが１ビットずつシフトしてい
き、出力回路１４を経てＣＯＵＴ端子よりテスタ２に出
力される。
図３に示すように降下すると、転送信号ＬＯＡＤがテス
ト制御回路１２より出力され、この信号によりカウンタ
回路３０のデータＡ０〜Ａｎがシフトレジスタ回路３２
のＳ０〜Ｓｎへロードされる。この後、テスタ２がＴＥ
ＳＴ４端子にクロックを送り、“Ｈ”→“Ｌ”をカウン
タ３０のビット数分、すなわちｎ回繰り返すと、シフト
レジスタ３２のシフト信号ＳＨＩＦＴが出力され、シフ
トレジスタ３２のデータが１ビットずつシフトしてい
き、出力回路１４を経てＣＯＵＴ端子よりテスタ２に出
力される。
【００２８】期間Ｔｒｅｆ内にタイマより発生したリフ
レッシュ要求信号ＲＲＥＱの回数をＮ回とすると、カウ
ンタ３０のインクリ信号ＩＮＣもＮ回出力され、カウン
タ３０はこの値Ｎを計数する。したがって、ＣＯＵＴ端
子にはこのＮのバイナリデータが出力され、このデータ
がテスタ２で読み取られる。このように期間Ｔｒｅｆ内
にＮ回リフレッシュが行われるのであるから、タイマの
周期Ｔｒｍは、式（数１）のように示すことができる。
レッシュ要求信号ＲＲＥＱの回数をＮ回とすると、カウ
ンタ３０のインクリ信号ＩＮＣもＮ回出力され、カウン
タ３０はこの値Ｎを計数する。したがって、ＣＯＵＴ端
子にはこのＮのバイナリデータが出力され、このデータ
がテスタ２で読み取られる。このように期間Ｔｒｅｆ内
にＮ回リフレッシュが行われるのであるから、タイマの
周期Ｔｒｍは、式（数１）のように示すことができる。
【００２９】
【数１】
【００３０】
【発明の効果】このように本発明の半導体メモリ装置に
よれば、リフレッシュタイマの周波数を正確に計数する
周波数カウンタを内蔵し、この計数値を外部に出力する
機能を備えた。このため、タイマ回路（リフレッシュタ
イマ）に周期を可変にできるプログラム回路を付加して
おけばタイマ周期を最適値に調整することができる。ま
た、パス／フェイル判定試験などの選別試験を行ったと
きに、データ保持時間、消費電流の関係から得られるタ
イマ周期の最適値に外れた半導体メモリ装置はこの試験
により短時間に不良品として取り除くことができる。こ
のように本発明によれば、消費電流が少なく、また信頼
性の高い半導体メモリ装置を提供することができる。
よれば、リフレッシュタイマの周波数を正確に計数する
周波数カウンタを内蔵し、この計数値を外部に出力する
機能を備えた。このため、タイマ回路（リフレッシュタ
イマ）に周期を可変にできるプログラム回路を付加して
おけばタイマ周期を最適値に調整することができる。ま
た、パス／フェイル判定試験などの選別試験を行ったと
きに、データ保持時間、消費電流の関係から得られるタ
イマ周期の最適値に外れた半導体メモリ装置はこの試験
により短時間に不良品として取り除くことができる。こ
のように本発明によれば、消費電流が少なく、また信頼
性の高い半導体メモリ装置を提供することができる。
【図１】本発明による半導体メモリ装置の実施例におけ
るタイマサイクルテスト回路の一例を示す機能ブロック
図
るタイマサイクルテスト回路の一例を示す機能ブロック
図
【図２】本発明による半導体メモリ装置の実施例を示す
機能ブロック図、
機能ブロック図、
【図３】図１に示したタイマサイクルテスト回路の動作
を示すタイムチャート、
を示すタイムチャート、
【図４】本実施例におけるタイマサイクルテストの測定
系を示した接続図、
系を示した接続図、
【図５】図１に示したシフトレジスタ回路の一例を示す
回路図である。
回路図である。
１ 半導体メモリ装置 １０ テスト回路 １２ テスト制御回路 １４ 出力回路 １６ リフレッシュタイマ １８ リフレッシュ制御回路 ２０ リフレッシュアドレスカウンタ ２２ メモリアレイ ３０ カウンタ回路 ３２ シフトレジスタ回路
Claims (2)
- 【請求項１】 メモリセルとしてＤＲＡＭセルを用い、
このＤＲＡＭセルのセルフリフレッシュ機能を有する半
導体メモリ装置において、 前記ＤＲＡＭセルのセルフリフレッシュを行うリフレッ
シュリクエスト信号を一定の周期で出力するリフレッシ
ュタイマと、 前記リフレッシュタイマの周期を測定するテスト信号を
受け、このテスト信号により指定された期間、前記リフ
レッシュタイマの起動を行うテスト制御手段と、 前記リフレッシュリクエスト信号を入力し、この信号よ
り前記リフレッシュタイマから出力されるクロック数を
計数する計数手段と、 前記計数手段で計数された値を外部に出力する出力手段
とを有することを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１に記載の半導体メモリ装置にお
いて、前記リフレッシュタイマの周期を測定するテスト
信号は前記半導体メモリ装置のテストを行うメモリテス
タより入力され、前記出力手段から出力される前記リフ
レッシュタイマのクロック数の計数値は前記メモリテス
タに送られることを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305120A JPH06259962A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ装置 |
| US07/974,693 US5321661A (en) | 1991-11-20 | 1992-11-12 | Self-refreshing memory with on-chip timer test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305120A JPH06259962A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259962A true JPH06259962A (ja) | 1994-09-16 |
Family
ID=17941346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305120A Pending JPH06259962A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6604058B2 (en) | 2000-04-28 | 2003-08-05 | Advantest Corporation | Semiconductor device testing apparatus and method for testing semiconductor device |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2009272013A (ja) * | 2008-05-09 | 2009-11-19 | Advantest Corp | メモリの試験装置および試験方法 |
-
1991
- 1991-11-20 JP JP3305120A patent/JPH06259962A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6604058B2 (en) | 2000-04-28 | 2003-08-05 | Advantest Corporation | Semiconductor device testing apparatus and method for testing semiconductor device |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2009272013A (ja) * | 2008-05-09 | 2009-11-19 | Advantest Corp | メモリの試験装置および試験方法 |
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