JP2009272013A - メモリの試験装置および試験方法 - Google Patents

Abstract

【課題】リフレッシュの回数不足によるデータ破壊を抑制する。
【解決手段】リフレッシュ制御回路１０は、所定のタイミングごとにアサートされるＤＲＡＭ（Dynamic Random Access Memory）２００のリフレッシュを要求する割込信号ＲＥＦＴＥＮＤを受ける。リフレッシュ制御回路１０は、割込信号ＲＥＦＴＥＮＤがアサートされた回数をカウントし、ＤＲＡＭ２００が外部からアクセス可能なアイドル状態において、カウントした回数、ＤＲＡＭ２００をリフレッシュさせるための割込サブルーチン開始信号ＩＪＭＰをアサートする。リフレッシュ回路４は、割込サブルーチン開始信号ＩＪＭＰがアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンをＤＲＡＭ２００に供給する。
【選択図】図２

Description

本発明は、メモリの試験装置および試験方法に関する。

パーソナルコンピュータやワークステーションなどの電子計算機の主記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が使用される。ＤＲＡＭはキャパシタに電荷を保持することにより、１または０のデータを保持する。キャパシタに蓄えられた電荷は、放電経路を介して放電するため、１秒間に数回のレートで、一旦データを読み出し再び書き戻すリフレッシュ動作が必要である。

リフレッシュ動作は、ＤＲＡＭの試験工程においても必要である。したがってＤＲＡＭの試験装置は、被試験デバイス（ＤＵＴ）であるＤＲＡＭにリフレッシュパターンを発生させるためのタイマーを有するアルゴリズミックパターン発生器（ＡＬＰＧ）が搭載される。

タイマは一定間隔で、リフレッシュパターンを発生させるための割込信号を発生する。ＤＵＴの試験を行うテストパターン発生プログラム内でリフレッシュパターンの発生が許可されるサイクルは、通常ＤＵＴがアイドル状態（アクセス待ち状態）になるタイミングである。試験装置はこのタイミングで割込信号の発生の有無を検出し、リフレッシュパターンを生成するための割込サブルーチンを発生させる機能をＡＬＰＧのプログラムカウンタ内に有している。ＤＵＴがアクティブ状態（アクセスされている状態）ではリフレッシュパターンの発生が許されていないため、アイドル状態のサイクルになるまでリフレッシュパターンの発生は行われない。

従来のプログラムカウンタの回路では、長時間にわたりＤＵＴにアクセスしている間に、割込信号が２回以上アサートされた場合、最初の１回分のアサートのみが保持されるため、リフレッシュ動作可能なサイクルになっても、１回しかリフレッシュ動作が行われないという問題があった。このため、試験パターン実行中にＤＵＴのリフレッシュ回数が不足し、ＤＵＴ内のデータが破壊されるという状況が発生し得た。通常ＤＲＡＭはリフレッシュ回数が規格に若干満たない程度ではデータが壊れる状況とはならないが、同一の試験パターンでも、電圧や温度の条件、ＤＵＴ個々の特性差によって、データが壊れたり壊れなかったりするおそれがあり、特にデータが壊れた場合にその原因の特定が困難となっていた。

本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、リフレッシュの回数不足によるデータ破壊を抑制した試験装置、試験方法の提供にある。

本発明のある態様は、ＤＲＡＭ（Dynamic Random Access Memory）の試験装置に関する。この試験装置は、所定のタイミングごとにアサートされるＤＲＡＭのリフレッシュを要求する割込信号を受け、割込信号がアサートされた回数をカウントし、ＤＲＡＭが外部からアクセス可能なアイドル状態において、カウントした回数、ＤＲＡＭをリフレッシュさせるための割込サブルーチン開始信号をアサートするリフレッシュ制御回路と、割込サブルーチン開始信号がアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンをＤＲＡＭに供給するリフレッシュ回路と、を備える。

この態様によると、割込信号がアサートされた回数が保持されるため、必要な回数だけリフレッシュ動作を確実に実行することができ、ＤＲＡＭのデータの破壊を防止できる。

リフレッシュ制御回路は、割込信号がアサートされるとカウントアップし、リフレッシュ回路が割込サブルーチンを開始するとカウントダウンするカウンタを含んでもよい。
アップダウンカウンタを利用することにより、リフレッシュ回数を適切に保持することができる。

リフレッシュ制御回路は、割込サブルーチン開始信号を生成する割込サブルーチン開始信号生成部を含んでもよい。当該割込サブルーチン開始信号生成部は、
・ＤＲＡＭがアイドル状態であり、かつリフレッシュ回路が割込サブルーチンを実行中でなく、かつカウンタのカウント値が非ゼロのとき、または、
・リフレッシュ回路が割込サブルーチンを実行中であり、かつＤＲＡＭがアイドル状態であり、かつカウント値が非ゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたとき
に、割込サブルーチン開始信号をアサートしてもよい。

カウンタは、割込サブルーチン開始信号がアサートされると、カウントダウンしてもよい。割込サブルーチン開始信号を参照することにより、割込サブルーチンの開始に応じたカウントダウン動作を確実に実行できる。

割込サブルーチン開始信号生成部は、割込サブルーチン開始信号に加えて、割込サブルーチンからの復帰を示す割込サブルーチン復帰信号を生成してもよい。割込サブルーチン開始信号生成部は、
・リフレッシュ回路が割込サブルーチンを実行中であり、かつＤＲＡＭが非アイドル状態であり、かつサブルーチンからの復帰を示す復帰信号がアサートされたとき、または、
・リフレッシュ回路が割込サブルーチンを実行中であり、かつカウンタのカウント値がゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたとき
に、割込サブルーチン復帰信号をアサートしてもよい。

リフレッシュ制御回路は、割込開始信号生成部と、割込判定信号生成部とをさらに含んでも良い。割込開始信号生成部は、ＤＲＡＭがアイドル状態であり、かつリフレッシュ回路が割込サブルーチンを実行中でなく、かつカウンタのカウント値が非ゼロのときアサートされる割込開始信号を生成する。割込判定信号生成部は、リフレッシュ回路が割込サブルーチンを実行中であることを示す割込判定信号を生成する。割込判定信号生成部と、をさらに含んでもよい。割込判定信号生成部は、
・割込開始信号がアサートされるとき、割込判定信号をアサートし、
・割込開始信号がネゲートされた状態において、割込サブルーチン復帰信号がアサートされると、割込判定信号をネゲートし、
・割込開始信号がネゲートされた状態において、割込サブルーチン復帰信号がネゲートされると、割込判定信号を前回の値に保持してもよい。

リフレッシュ制御回路は、カウンタのカウント値が所定の上限値を超えるとアサートされるリフレッシュエラー信号を生成するリフレッシュエラー信号生成部を含んでもよい。試験装置は、当該リフレッシュエラー信号がアサートされると、割込信号を発生するパターン発生器を停止させてもよい。
ＤＲＡＭに何らかのエラーが発生すると、非アイドル状態が長期間にわたり持続する可能性がある。カウンタのカウント値はこの場合のエラー処理に利用することができる。

カウンタのカウント値の初期値を、外部から設定可能であってもよい。試験パターンの実行に先立ち、カウンタに初期値を与えることで、設定した回数、リフレッシュを実行することができる。

本発明の別の態様は、ＤＲＡＭ（Dynamic Random Access Memory）の試験方法に関する。この方法は、以下のステップを実行する。
１．所定のタイミングごとにアサートされるＤＲＡＭのリフレッシュを要求する割込信号を生成する。
２． 割込信号がアサートされた回数をカウントする。
３． ＤＲＡＭが外部からアクセス可能なアイドル状態において、カウントした回数、ＤＲＡＭをリフレッシュさせるための割込サブルーチン開始信号をアサートする。
４． 割込サブルーチン開始信号がアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンをＤＲＡＭに供給する。

この態様によると、割込信号がアサートされた回数が保持されるため、必要な回数だけリフレッシュ動作を確実に実行することができ、ＤＲＡＭのデータの破壊を防止できる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置、プログラム、プログラムを記録した媒体などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＤＲＡＭの試験時においてリフレッシュ不足によるデータの破壊を防止できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。
試験装置１００は、ＤＵＴであるＤＲＡＭ２００の良否を判定し、あるいは不良箇所を特定する機能を有する。

試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＲＡＭ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレスＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレスＡＤＲＳ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＲＡＭ２００に供給する。

また、パターン発生器１０４は、ＤＲＡＭ２００がアドレスＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。

コンパレータ１１０は、ＤＲＡＭ２００からアドレスＡＤＲＳに対応するデータＤｏを読み出し論理比較部１１２へと出力する。論理比較部１１２は、ＤＲＡＭ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＲＡＭ２００の良否を判定する。

試験装置１００は、上述の試験を実行する最中に、ＤＲＡＭ２００を所定のタイミングでリフレッシュする。実施の形態に係る試験装置１００は、ＤＲＡＭ２００のリフレッシュ動作に特徴を有している。ただし試験装置１００の構成は図１のそれに限定されるものではない。

図２は、実施の形態に係る試験装置１００のリフレッシュ処理に関するブロック図である。試験装置１００は、タイマ２、リフレッシュ回路４、リフレッシュ制御回路１０を備える。図１のブロック図には、ＤＲＡＭ２００をリフレッシュさせるリフレッシュ回路の周辺回路のみが示され、その他の回路ブロックは省略されている。なお、図中、様々な処理を行う機能ブロックとして記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、機能回路、その他のＬＳＩで構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組み合わせによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。

タイマ２は、アルゴリズミックパターン発生器ＡＬＰＧに内蔵されており、ＤＲＡＭのリフレッシュを要求する割込信号ＲＥＦＴＥＮＤ（REFresh Time END）を生成する。タイマ２は所定のタイミングごとに割込信号ＲＥＦＴＥＮＤをアサートする。

リフレッシュ制御回路１０は、所定のタイミングごとにアサートされる割込信号（ＲＥＦＴＥＮＤ）を受け、割込信号ＲＥＦＴＥＮＤがアサートされた回数をカウントする。リフレッシュ制御回路１０は、ＤＲＡＭ２００が外部からアクセス可能なアイドル状態において、カウントした回数、割込サブルーチン開始信号ＩＪＭＰをアサートする。

リフレッシュ回路４は、割込サブルーチン開始信号ＩＪＭＰがアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンをＤＲＡＭ２００に供給する。

以上が実施の形態に係るリフレッシュ制御回路１０の概要である。このリフレッシュ制御回路１０によれば、割込信号ＲＥＦＴＥＮＤがアサートされた回数を保持することができるため、必要な回数だけリフレッシュ動作を確実に実行することができ、ＤＲＡＭ２００のデータが破壊されるのを防止できる。

次に、上述のリフレッシュ制御回路１０の機能を実現するための詳細な構成について説明する。図３は、リフレッシュ制御回路１０の構成を示すブロック図である。リフレッシュ制御回路１０は、カウンタ１２、ゼロ判定部１４、割込開始信号生成部１６、割込判定信号生成部１８、割込サブルーチン開始信号生成部２０、リフレッシュエラー信号生成部２２を含む。

リフレッシュ制御回路１０には、外部から割込信号ＲＥＦＴＥＮＤ、復帰信号ＲＴＮ、最大回数設定信号ＩＴＭＡＸ［１５：０］、割込禁止信号ＩＮＴＩＮＨ、スタート信号ＰＧＳＴＡＲＴ、モード信号ＤＧＭＤ、書き込みデータ信号ＷＢＵＳ［１５：０］、ライトコマンド信号ＷＥ＿ＩＴＣＮＴが入力される。

またリフレッシュ制御回路１０は、上述の割込サブルーチン開始信号ＩＪＭＰに加えて、リフレッシュエラー信号ＲＦＥＲＲ、割込開始信号ＩＲＥＦ、割込サブルーチン復帰信号ＩＲＴＮを生成する。
本明細書において、リフレッシュ制御回路１０の内部で生成される信号は小文字で表記し、外部から入力され、あるいは外部へと出力される信号は大文字で表記する。

カウンタ１２は、割込信号ＲＥＦＴＥＮＤがアサートされるとカウントアップし、リフレッシュ回路４が割込サブルーチンを開始するとカウントダウンする。アップダウンカウンタを利用することにより、リフレッシュ動作を指示された回数と、すでに実行したリフレッシュ動作の回数の差を保持することができる。言い換えれば現時点で実行すべきリフレッシュ動作の回数がカウント値ｉｔｃｎｔとして保持される。

ゼロ判定部１４は、カウント値ｉｔｃｎｔがゼロか否かを判定し、判定結果に応じたゼロ判定信号ｉｔｃｎｔｚを生成する。ゼロ判定部１４はカウント値ｉｔｃｎｔｚがゼロのときアサートされる。つまり、
ｉｔｃｎｔｚ＝（ｉｔｃｎｔ＝＝０）
である。“＝”は右辺の値を左辺のシンボルに代入することを示す。“＝＝”は２つの値が等しいときに「真」を返す演算子である。

割込サブルーチン開始信号生成部２０は、割込サブルーチン開始信号ＩＪＭＰを生成する。割込サブルーチン開始信号ＩＪＭＰは、ＡＬＰＧのパターンアドレス発生のトリガとなる信号であるから、新たに割込サブルーチンが開始されるタイミング（条件１）、または、割込サブルーチンから復帰した直後に再度割込サブルーチンを実行すべきタイミング（条件２）で、アサートされる。

条件１、条件２は以下の通りである。
条件１． ＤＲＡＭ２００がアイドル状態であり、かつリフレッシュ回路４が割込サブルーチンを実行中でなく、かつカウンタ１２のカウント値ｉｔｃｎｔが非ゼロのとき
条件２． リフレッシュ回路４が割込サブルーチンを実行中であり、かつＤＲＡＭ２００がアイドル状態であり、かつカウント値ｉｔｃｎｔが非ゼロであり、かつサブルーチンからの復帰を示す復帰信号ＲＴＮがアサートされたとき

ＤＲＡＭ２００がアイドル状態か否かは、割込禁止信号ＩＮＴＩＮＨに応じて判定される。この割込禁止信号はＤＲＡＭ２００がアクティブ状態、つまり外部からのアクセスが禁止されるときにアサートされ、アイドル状態、つまり外部からのアクセスが可能なときにネゲートされる。

リフレッシュ回路４が割込サブルーチンを実行中であるか否かは、リフレッシュ制御回路１０の内部信号である割込判定信号ｎｏｗｉｎｔによって判定される。この割込判定信号ｎｏｗｉｎｔは、後述の割込判定信号生成部１８により生成され、割込サブルーチンの実行中にアサートされる。

復帰信号ＲＴＮは、パターン発生命令（インストラクション）のひとつであり、何らかのサブルーチンからの復帰を指示する信号である。つまりリフレッシュのための割込サブルーチンからの復帰サイクルにおいても、復帰信号ＲＴＮはアサートされる。

割込開始信号生成部１６は、条件１を満たすときにアサートされる割込開始信号ＩＲＥＦを生成する。つまり
ＩＲＥＦ＝（！（ＩＮＴＩＮＨ｜ｎｏｗｉｎｔ））＆（！ｉｔｃｎｔｚ） …（１）
“！”は論理否定を、“＆”は論理積を、“｜”は論理和を示す演算子である。

以下の論理式（２）が真のとき、条件２が満たされる。
（ｎｏｗｉｎｔ＆（！（ＩＮＴＩＮＨ｜ｉｔｃｎｔｚ）））＆ＲＴＮ …（２）
したがって、割込サブルーチン開始信号生成部２０により生成される割込サブルーチン開始信号ＩＪＭＰは、以下の論理式（３）で表現できる。
ＩＪＭＰ＝ＩＲＥＦ｜（（ｎｏｗｉｎｔ＆（！（ＩＮＴＩＮＨ｜ｉｔｃｎｔｚ）））＆ＲＴＮ） …（３）

カウンタ１２は、割込サブルーチン開始信号ＩＪＭＰがアサートされると、カウントダウンする。割込サブルーチン開始信号ＩＪＭＰを参照することにより、カウント値ｉｔｃｎｔを割込サブルーチンの開始に応じて確実にデクリメントできる。

割込サブルーチン開始信号生成部２０は、割込サブルーチン開始信号ＩＪＭＰに加えて、割込サブルーチンからの復帰を示す割込サブルーチン復帰信号ＩＲＴＮを生成する。
割込サブルーチン復帰信号ＩＲＴＮは、割込サブルーチンの実行中に復帰命令ＲＴＮを受けるたことをトリガとしてアサートされるが、インタラプトサブルーチンを繰り返すループ中ではアサートすべきでない。そのために、カウント値ｉｔｃｎｔの値も評価対象となる（条件３）。

また、ＤＲＡＭ２００がアクティブ状態のときは割込禁止を示すので、無条件に復帰させる（条件４）。この際、カウント値ｉｔｃｎｔが非ゼロの場合は、復帰先で割込禁止が解除されたサイクルで割込サブルーチンが再開される。

割込サブルーチン復帰信号ＩＲＴＮは、以下の条件３または条件４を満たすときにアサートされる。

条件３． リフレッシュ回路４が割込サブルーチンを実行中であり、かつＤＲＡＭが非アイドル状態であり、かつサブルーチンからの復帰を示す復帰信号ＲＴＮがアサートされたとき

条件４． リフレッシュ回路４が割込サブルーチンを実行中であり、かつカウンタ１２のカウント値ｉｔｃｎｔがゼロであり（ｉｔｃｎｔｚ）、かつサブルーチンからの復帰を示す復帰信号ＲＴＮがアサートされたとき

条件３を満たすとき、以下の論理式（４）が真となる。
ｎｏｗｉｎｔ＆ｉｔｃｎｔｚ＆ＲＴＮ …（４）
条件４を満たすとき、以下の論理式（５）が真となる。
ｎｏｗｉｎｔ＆ＩＮＴＩＮＨ＆ＲＴＮ …（５）

論理式（４）、（５）をまとめると、論理式（６）を得る。
ＩＲＴＮ＝（ｎｏｗｉｎｔ＆（ＩＮＴＩＮＨ｜ｉｔｃｎｔｚ））＆ＲＴＮ …（６）

割込判定信号生成部１８は、リフレッシュ回路４が割込サブルーチンを実行中にアサートされる割込判定信号ｎｏｗｉｎｔを生成する。
割込判定信号生成部１８は、割込開始信号ＩＲＥＦがアサートされるとき、割込判定信号ｎｏｗｉｎｔをアサートする。
また、割込開始信号ＩＲＥＦがネゲートされた状態において、割込サブルーチン復帰信号ＩＲＴＮがアサートされると、割込判定信号ｎｏｗｉｎｔをネゲートする。
さらに、割込開始信号ＩＲＥＦがネゲートされた状態において、割込サブルーチン復帰信号ＩＲＴＮがネゲートされると、割込判定信号ｎｏｗｉｎｔを前回の値に保持する。

リフレッシュエラー信号生成部２２は、カウンタ１２のカウント値ｉｔｃｎｔが所定の上限値を超えるとアサートされるリフレッシュエラー信号ＲＦＥＲＲを生成する。試験装置１００はリフレッシュエラー信号ＲＦＥＲＲがアサートされると、割込信号ＲＥＦＴＥＮＤを発生するパターン発生器ＰＧを停止させる。上限値は最大回数設定信号ＩＴＭＡＸ［１５：０］によって外部から設定可能となっている。実施の形態では、ＩＴＭＡＸは１６ビットであるため、最大で６４ｋ−１回までのリフレッシュ割込を保持できる。

リフレッシュエラー信号生成部２２は、ｉｔｃｎｔ＝＝ＩＴＭＡＸの状態で、割込信号ＲＥＦＴＥＮＤがアサートされ、かつ割込サブルーチン開始信号がアサートされないときに、リフレッシュエラー信号ＲＦＥＲＲをアサートし、その後、値を保持する。

スタート信号ＰＧＳＴＡＲＴは、プログラムシーケンスの開始とともにアサートされる。スタート信号ＰＧＳＴＡＲＴがアサートされると、カウンタ１２のカウント値ｉｔｃｎｔがゼロクリアされ、また割込判定信号生成部１８の割込判定信号ｎｏｗｉｎｔがネゲートされる。

モード信号ＤＧＭＤはプログラムカウンタ内のモード信号である。モード信号ＤＧＭＤが“１”のとき、スタート信号ＰＧＳＴＲＴによるカウント値ｉｔｃｎｔはクリアされない。

書き込みデータ信号ＷＢＵＳ［１５：０］は、図示しないバスからカウンタ１２のカウント値ｉｔｃｎｔを直接書き換えるためのデータである。ライトコマンド信号ＷＥ＿ＩＴＣＮＴがアサートされると、書き込みデータ信号ＷＢＵＳ［１５：０］がカウンタ１２に書き込まれる。つまりカウンタ１２のカウント値ｉｔｃｎｔの初期値は、外部から設定可能である。

以上が試験装置１００およびリフレッシュ制御回路１０の構成である。次にいくつかのタイムチャートを参照しながら試験装置１００の動作を説明する。

図４〜図６は、試験装置１００の基本動作を示すタイムチャートである。
図４に示すように、割込禁止信号ＩＮＴＩＮＨがアサートされた状態で、割込信号ＲＥＦＴＥＮＤがアサートされると（６サイクル目、１１サイクル目）、カウント値ｉｔｃｎｔがインクリメントされる。１５サイクル目で割込禁止信号ＩＮＴＩＮＨがネゲートされると、１６サイクル目で条件１を満たすため、論理式（１）で表される割込開始信号ＩＲＥＦがアサートされ、さらに論理式（３）にしたがい、割込サブルーチン開始信号ＩＪＭＰがアサートされる。続く１７サイクル目でカウンタ１２がデクリメントされる。１７サイクル目でリフレッシュ動作が開始し、割込判定信号ｎｏｗｉｎｔがアサートされる。

２１サイクル目に復帰信号ＲＴＮがアサートされると、条件２を満たすため、再度割込サブルーチン開始信号ＩＪＭＰがアサートされ、割込サブルーチンが実行される。続く２２サイクル目でカウント値ｉｔｃｎｔがデクリメントされゼロとなる。

２５サイクル目で復帰信号ＲＴＮがアサートされるが、このときカウント値ｉｔｃｎｔはゼロであるため、条件２を満たさず、割込サブルーチン開始信号ＩＪＭＰはアサートされず、割込判定信号ｎｏｗｉｎｔがネゲートされる。

図５は、割込サブルーチンの実行中に割込信号ＲＥＦＴＥＮＤがアサートされたときの動作を示す。６サイクル目に１回目の割込信号ＲＥＦＴＥＮＤがアサートされ、７サイクル目でカウント値ｉｔｃｎｔがインクリメントされ、割込開始信号ＩＲＥＦがアサートされ、８サイクル目で割込サブルーチンが開始されると、割込判定信号ｎｏｗｉｎｔがアサートされるとともにカウント値ｉｔｃｎｔがデクリメントし、ゼロとなる。

割込判定信号ｎｏｗｉｎｔがアサートされている期間中の１２サイクル目に、割込信号ＲＥＦＴＥＮＤの２回目のアサートが発生する。これを受けてカウント値ｉｔｃｎｔがインクリメントされる。１７サイクル目に復帰信号ＲＴＮがアサートされるが、カウント値ｉｔｃｎｔが非ゼロであり論理式（６）を満たさないため、割込サブルーチン復帰信号ＩＲＴＮはアサートされない。その代わりに、割込サブルーチン開始信号ＩＪＭＰがアサートされて、再度割込サブルーチンに戻り、カウント値ｉｔｃｎｔがデクリメントされてゼロとなる。２１サイクル目に再度割込サブルーチンから復帰すると、今度は論理式（６）を満たすため、割込サブルーチン復帰信号ＩＲＴＮがアサートされ、ループから抜ける。

図６は、割込サブルーチンからの復帰サイクルにおいて、割込禁止信号ＩＮＴＩＮＨがアサートされた場合の動作を示すタイムチャートである。この場合、無条件で、つまりカウント値ｉｔｃｎｔがゼロであると無いとにかかわらず、割込サブルーチンから復帰する

８サイクル以降、割込サブルーチンが開始し、割込判定信号ｎｏｗｉｎｔがアサートされる。この状態で１７サイクル目に復帰信号ＲＴＮおよび割込禁止信号ＩＮＴＩＮＨがアサートされると、カウント値ｉｔｃｎｔがゼロでないにもかかわらず、条件３を満たすため、割込サブルーチン復帰信号ＩＲＴＮがアサートされ、続く１８サイクル目で割込判定信号ｎｏｗｉｎｔがネゲートされる。１８サイクル目に割込禁止信号ＩＮＴＩＮＨがネゲートされると、直ちに割込開始信号ＩＲＥＦが再びアサートされて、割込サブルーチンを開始することができる。

図７は、リフレッシュエラー信号がアサートされる様子を示すタイムチャートである。図７のタイムチャートでは、ＩＴＭＡＸ＝１に設定される。割込禁止信号ＩＮＴＩＮＨがアサートされた状態で、割込信号ＲＥＦＴＥＮＤが２回アサートされると、カウント値ｉｔｃｎｔが２となり、ＩＴＭＡＸで設定される上限値１を超える。このタイミングでリフレッシュエラー信号ＲＦＥＲＲがアサートされる。

図８は、カウント値を初期設定する場合のタイムチャートである。書き込みデータ信号ＷＢＵＳ［１５：０］＝（…１００）としてカウント値ｉｔｃｎｔの初期値が４に設定される。モード信号ＤＧＭＤを１とした状態で、スタート信号ＰＧＳＴＡＲＴをアサートすると、カウンタ１２が初期化されずにプログラムが実行される。割込サブルーチン開始信号ＩＪＭＰが４回アサートされると、カウント値ｉｔｃｎｔがゼロとなり、その後、割込サブルーチン復帰信号ＩＲＴＮがアサートされると、リフレッシュ動作が完了する。
このように、書き込みデータ信号ＷＢＵＳ［１５：０］によってカウント値ｉｔｃｎｔに初期値を与え、モード信号ＤＧＭＤを“１”とした状態でプログラムを開始することにより、予めリフレッシュパターン（割込サブルーチン）を設定回数分、実行させることが可能となる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係る試験装置の全体構成を示すブロック図である。 実施の形態に係る試験装置のリフレッシュ処理に関するブロック図である。 リフレッシュ制御回路の構成を示すブロック図である。 試験装置の基本動作を示すタイムチャートである。 割込サブルーチンの実行中に割込信号がアサートされたときの動作を示す図である。 割込サブルーチンからの復帰サイクルにおいて、割込禁止信号がアサートされた場合の動作を示すタイムチャートである リフレッシュエラー信号がアサートされる様子を示すタイムチャートである。 カウント値を初期設定する場合のタイムチャートである。

符号の説明

１００…試験装置、２００…ＤＲＡＭ、２…タイマ、４…リフレッシュ回路、１０…リフレッシュ制御回路、１２…カウンタ、１４…ゼロ判定部、１６…割込開始信号生成部、１８…割込判定信号生成部、２０…割込サブルーチン開始信号生成部、２２…リフレッシュエラー信号生成部、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、ＲＥＦＴＥＮＤ…割込信号、ＲＴＮ…復帰信号、ＩＲＴＮ…割込サブルーチン復帰信号、ＩＲＥＦ…割込開始信号、ＩＪＭＰ…割込サブルーチン開始信号、ＩＮＴＩＮＨ…割込禁止信号、ＲＦＥＲＲ…リフレッシュエラー信号、ＤＧＭＤ…モード信号、ＰＧＳＴＡＲＴ…スタート信号、ｉｔｃｎｔ…カウント値、ｎｏｗｉｎｔ…割込判定信号。

Claims (15)

1. ＤＲＡＭ（Dynamic Random Access Memory）の試験装置であって、
   所定のタイミングごとにアサートされる前記ＤＲＡＭのリフレッシュを要求する割込信号を受け、前記割込信号がアサートされた回数をカウントし、前記ＤＲＡＭが外部からアクセス可能なアイドル状態において、カウントした回数、前記ＤＲＡＭをリフレッシュさせるための割込サブルーチン開始信号をアサートするリフレッシュ制御回路と、
   前記割込サブルーチン開始信号がアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンを前記ＤＲＡＭに供給するリフレッシュ回路と、
   を備えることを特徴とする試験装置。
2. 前記リフレッシュ制御回路は、前記割込信号がアサートされるとカウントアップし、前記リフレッシュ回路が前記割込サブルーチンを開始するとカウントダウンするカウンタを含むことを特徴とする請求項１に記載の試験装置。
3. 前記リフレッシュ制御回路は、
   前記割込サブルーチン開始信号を生成する割込サブルーチン開始信号生成部を含み、当該割込サブルーチン開始信号生成部は、
   前記ＤＲＡＭがアイドル状態であり、かつ前記リフレッシュ回路が前記割込サブルーチンを実行中でなく、かつ前記カウンタのカウント値が非ゼロのとき、
   または、
   前記リフレッシュ回路が前記割込サブルーチンを実行中であり、かつ前記ＤＲＡＭがアイドル状態であり、かつ前記カウント値が非ゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたときに、
   前記割込サブルーチン開始信号をアサートすることを特徴とする請求項２に記載の試験装置。
4. 前記カウンタは、前記割込サブルーチン開始信号がアサートされると、カウントダウンすることを特徴とする請求項３に記載の試験装置。
5. 前記割込サブルーチン開始信号生成部は、前記割込サブルーチン開始信号に加えて、前記割込サブルーチンからの復帰を示す割込サブルーチン復帰信号を生成し、
   前記リフレッシュ回路が前記割込サブルーチンを実行中であり、かつ前記ＤＲＡＭが非アイドル状態であり、かつサブルーチンからの復帰を示す復帰信号がアサートされたとき、
   または、
   前記リフレッシュ回路が前記割込サブルーチンを実行中であり、かつ前記カウンタのカウント値がゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたときに、
   前記割込サブルーチン復帰信号をアサートすることを特徴とする請求項３に記載の試験装置。
6. 前記リフレッシュ制御回路は、
   前記ＤＲＡＭがアイドル状態であり、かつ前記リフレッシュ回路が前記割込サブルーチンを実行中でなく、かつ前記カウンタのカウント値が非ゼロのときアサートされる割込開始信号を生成する割込開始信号生成部と、
   前記リフレッシュ回路が前記割込サブルーチンを実行中であることを示す割込判定信号を生成する割込判定信号生成部と、
   をさらに含み、
   前記割込判定信号生成部は、
   前記割込開始信号がアサートされるとき、前記割込判定信号をアサートし、
   前記割込開始信号がネゲートされた状態において、前記割込サブルーチン復帰信号がアサートされるとき、前記割込判定信号をネゲートし、
   前記割込開始信号がネゲートされた状態において、前記割込サブルーチン復帰信号がネゲートされるとき、前記割込判定信号を前回の値に保持することを特徴とする請求項５に記載の試験装置。
7. 前記リフレッシュ制御回路は、
   前記カウンタのカウント値が所定の上限値を超えるとアサートされるリフレッシュエラー信号を生成するリフレッシュエラー信号生成部を含み、
   前記試験装置は、当該リフレッシュエラー信号がアサートされると、前記割込信号を発生するパターン発生器を停止させることを特徴とする請求項２に記載の試験装置。
8. 前記カウンタのカウント値の初期値を、外部から設定可能であることを特徴とする請求項２に記載の試験装置。
9. ＤＲＡＭ（Dynamic Random Access Memory）の試験方法であって、
   所定のタイミングごとにアサートされる前記ＤＲＡＭのリフレッシュを要求する割込信号を生成するステップと、
   前記割込信号がアサートされた回数をカウントするステップと、
   前記ＤＲＡＭが外部からアクセス可能なアイドル状態において、カウントした回数、前記ＤＲＡＭをリフレッシュさせるための割込サブルーチン開始信号をアサートするステップと、
   前記割込サブルーチン開始信号がアサートされると、所定の割込サブルーチンを実行し、リフレッシュパターンを前記ＤＲＡＭに供給するステップと、
   を備えることを特徴とする試験方法。
10. 前記カウントするステップは、前記割込信号がアサートされるとカウンタをカウントアップし、前記割込サブルーチンが開始すると前記カウンタをカウントダウンすることを特徴とする請求項９に記載の試験方法。
11. 前記割込サブルーチン開始信号を生成するステップをさらに備え、
    前記ＤＲＡＭがアイドル状態であり、かつ前記割込サブルーチンを実行中でなく、かつ前記カウンタのカウント値が非ゼロのとき、
    または、
    前記割込サブルーチンを実行中であり、かつ前記ＤＲＡＭがアイドル状態であり、かつ前記カウンタのカウント値が非ゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたときに、
    前記割込サブルーチン開始信号をアサートすることを特徴とする請求項１０に記載の試験方法。
12. 前記カウンタは、前記割込サブルーチン開始信号がアサートされると、カウントダウンすることを特徴とする請求項１１に記載の試験方法。
13. 前記割込サブルーチンからの復帰を示す割込サブルーチン復帰信号を生成するステップをさらに備え、
    前記割込サブルーチンを実行中であり、かつ前記ＤＲＡＭが非アイドル状態であり、かつサブルーチンからの復帰を示す復帰信号がアサートされたとき、
    または、
    前記割込サブルーチンを実行中であり、かつ前記カウンタのカウント値がゼロであり、かつサブルーチンからの復帰を示す復帰信号がアサートされたときに、
    前記割込サブルーチン復帰信号をアサートすることを特徴とする請求項１１に記載の試験方法。
14. 前記ＤＲＡＭがアイドル状態であり、かつ前記割込サブルーチンを実行中でなく、かつ前記カウンタのカウント値が非ゼロのときアサートされる割込開始信号を生成するステップと、
    前記割込サブルーチンを実行中であることを示す割込判定信号を生成するステップと、
    をさらに備え、
    前記割込判定信号は、
    前記割込開始信号がアサートされるとき、アサートされ、
    前記割込開始信号がネゲートされた状態において、前記割込サブルーチン復帰信号がアサートされるとき、ネゲートされ、
    前記割込開始信号がネゲートされた状態において、前記割込サブルーチン復帰信号がネゲートされるとき、前回の値が保持されることを特徴とする請求項１３に記載の試験方法。
15. 前記カウンタのカウント値が所定の上限値を超えるとアサートされるリフレッシュエラー信号を生成するステップをさらに備え、
    当該リフレッシュエラー信号がアサートされると、前記割込信号の発生を停止することを特徴とする請求項１０に記載の試験方法。

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