JPH06223002A - マイクロプロセッサメモリのテスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来のボード上に高速でメモリを占有しない
メモリテスト回路を実現する。 【構成】 ダイレクトメモリアクセス（ＤＭＡ）コント
ローラは、専用システムを使用して、プログラムによる
従来のメモリテスト方法において実行されるような、メ
モリの読み出しと書き込みの繰り返しテストフェーズを
実行するメモリテスト回路を組み込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、メモリテスト
に関し、特に、マイクロプロセッサシステム上のランダ
ムアクセスメモリ（ＲＡＭ）をテストする回路に関す
る。

【０００２】

【従来の技術】メモリをテストするにあたり、ある値に
固定されてしまったメモリセル、短絡もしくは開放され
たアドレスまたはデータライン等々、異なるタイプの異
常を検出する方法が幾つかある。これらの方法を用いて
メモリをテストし、その結果を十分に分析することによ
りメモリテストは徹底され、こうして全ての異常を突き
止めることができる。テスト方法については、IEEE Tra
nsactions on Computers, Vol. C-27, No.6, June 1978
の「Efficient Algorithms for Testing Semiconduct
or Random-Access Memories」に解説がある。この資料
には色々なテストの方法が出ている。

【０００３】図１は在来のマイクロプロセッサシステム
を概略的に示す。このシステムは中央処理装置（ＣＰ
Ｕ）１、リードオンリーメモリ（ＲＯＭ）２、ランダム
アクセスメモリ（ＲＡＭ）３、およびダイレクトメモリ
アクセス（ＤＭＡ）コントローラ４を含み、これらは、
例えば１６ラインのデータバスＤや２４ラインのアドレ
スバスＡといったマイクロプロセッサバスに接続されて
いる。

【０００４】通常、ＲＡＭ３をテストするために、マイ
クロプロセッサ１はその命令がＲＯＭ２に保存されてい
るテストプログラムを実行する。このテストプログラム
は、例えばシステムの電源投入時や規則的な時間間隔で
実行される。

【０００５】ＲＡＭ３をテストするとき、マイクロプロ
セッサ１は通常、テスト対象であるＲＡＭの各セルに対
して、ＲＯＭからの数個の命令の読み取りと共に、少な
くとも一回ずつＲＡＭの書き込みと読み取りを実行す
る。一回のメモリテストの間にＲＯＭに対するアクセス
が頻繁になされ、これが、ＲＯＭ上のアクセスは特に時
間を要することから、テストの実質的なスローダウンを
引き起こすことになる。

【０００６】実際、よく使われる２メガバイトＲＡＭの
徹底的なテストにはおよそ４時間を要する。その間、マ
イクロプロセッサを他のタスク実行のために使用するこ
とはできない。従って、こうしたテストの実行は殆ど実
用的ではない。

【０００７】加えて、徹底的なメモリテストを実行する
プログラムは約２０キロバイトを占有し、これは量産向
けマイクロプロセッサシステムにおいて無視できない過
剰コストを生む実質的な大きさである。

【０００８】テストプログラムを高速化するためその命
令をバッテリバックアップ式ＲＡＭに保存させることが
考えらる。しかしながら、このようなアプローチは多額
の費用を要するものであり、また多くの命令を読み取る
ことで依然として時間がかかってしまう。

【０００９】テストプログラムに依らず、マイクロプロ
セッサバスに特定のテスト回路を接続するという形式で
ハード的なワイアードシステムを用いることによりメモ
リをテストすることも可能である。しかしながら、マイ
クロプロセッサボード上にテスト集積回路を増設するの
は望ましいことではない。というのは、こうした解決策
にはマイクロプロセッサボードの設計や生産に余分のコ
ストがかかるからである。

【００１０】

【発明が解決しようとする課題】本発明の課題はメモリ
をテストするための特に高速な回路を提供することであ
る。

【００１１】本発明のもう一つの課題はある一つのメモ
リテスト回路を提供することであり、それは従来のマイ
クロプロセッサボード上に存在する集積回路に組み込ま
れるものである。

【００１２】本発明の更なる課題はメモリ空間を殆ど占
有しないコントロールプログラムを持つようなテスト回
路を提供することである。

【００１３】

【課題を解決するための手段】これらの目的はマイクロ
プロセッサシステムのＤＭＡコントローラ内にテスト回
路を組み込むことによって達成される。本出願人はＤＭ
Ａコントローラがメモリテスト機能の組み込みに特に適
していることに着目した。というのは、ＤＭＡコントロ
ーラは既にメモリを直接アクセスするために設計されて
いるからである。

【００１４】本発明に特に関係するのはメモリテスト回
路を組み込むＤＭＡコントローラで、ここでは専用回路
を用いて、従来のメモリテスト方法で実行されるメモリ
の読み取りと書き込みの繰り返しテストフェーズを実行
する。

【００１５】本発明のひとつの実施例によれば、ＤＭＡ
コントローラはマイクロプロセッサバス上でデータの読
み取りまたは書き込みを行うようイネーブルされるイン
タフェース回路、およびバスとＤＭＡコントローラを介
してアクセスできる第１から第４のレジスタを含む。第
１および第２レジスタはＤＭＡコントローラのシーケン
サにより増加及び／または減小が可能で、インターフェ
ース回路が読み取りまたは書き込みを行うメモリセルの
アドレスを含むよう意図されている。本発明によれば、
メモリテスト回路に含まれている第１コンパレータはセ
ル良好を示す信号を発生し、これはテストデータ（必要
であれば、第３レジスタの内容に対応する）が、第１お
よび第２レジスタの一つに含まれる特定のアドレスでイ
ンタフェース回路によって読み取られたデータと等しい
ときに表明される。第２コンパレータで供給されるフェ
ーズ終了信号は第１および第２レジスタの内容が等しい
ときに発生する。特定アドレスを継続的に増加または減
少させるために、フェーズ終了の信号が発生したときに
増加または減少を中断するために、そして、第４レジス
タの一つのビットを修正することによってフェーズの終
了を指示するためにシーケンサが設定されている。それ
ぞれの増加または減少において、シーケンサは特定アド
レスにテストデータを書き込むこと、または、このアド
レスからデータを読み取ることのいずれかを行い、ある
一つの動作の後にセル良好を示す信号がセットされない
ときにはシーケンサは第４レジスタのエラービットをセ
ットする。

【００１６】本発明の一実施例によれば、ＤＭＡコント
ローラに含まれている選択手段はインターフェース回路
および第１コンパレータにテストデータを与えるための
ものであり、ここでのテストデータは、第４レジスタの
第１の複数ビットの値に依存して、第３レジスタの内
容、または、特定アドレスにおける一つのもしくは他の
予定された部分のいずれかに対応している。

【００１７】本発明の一実施例によれば、選択方法はシ
ーケンサによって与えられる反転信号によりイネーブル
にされた場合に、テストデータの補数を取るためのイン
バータを含む。

【００１８】本発明の一実施例によれば、シーケンサは
第４レジスタの第２の複数ビットによって制御され、こ
れらのビットによって定義される値に依存して、特定ア
ドレスによって指し示されるセルに関し、以下の動作の
一つが実行される。即ち、テストデータを書込むこと、
読みとられたデータを読み取りテストデータと比較をす
ること、テストデータの補数を読み取り、比較し、書込
むこと、また、補数の読み取り、比較、書込みを二回行
うこと等である。

【００１９】本発明の一実施例によれば、第４レジスタ
の一つのビットはテスト回路をイネーブルさせる一つの
状態と、ＤＭＡコントローラが通常の動作を行う間にテ
スト回路をディセーブルさせる第二の状態を有してい
る。

【００２０】本発明の一実施例によれば、第４レジスタ
の一つのビットはテストフェーズの開始または継続のた
めマイクロプロセッサによってセットされ、テストフェ
ーズの終了時またはエラービットがセットされたときマ
イクロプロセッサに割り込むためテスト回路によってリ
セットされる。

【００２１】本発明の一実施例によれば、第４レジスタ
の一つのビットの状態は第１レジスタを増加させるか、
またはシーケンサによって第２レジスタを減少させるか
を決定する。

【００２２】本発明の上記の、あるいは他の課題、特
徴、側面そして効果は添付されている図面とともに明ら
かになる。

【００２３】

【実施例】上述した通り、本発明はＤＭＡコントローラ
にメモリテストの機能性を組み込むことを提案してい
る。

【００２４】従来のＤＭＡコントローラの幾つかの要素
に触れておくことは有益であり、本発明に合わせてテス
ト回路中でも使用されている。

【００２５】ＤＭＡコントローラはマイクロプロセッサ
バスによりアクセス可能な少なくとも４個のレジスタを
含んでいる。そのレジスタの内の二つは従来、転送され
るメモリブロックの開始（もしくは転送元）アドレスと
ブロック転送先アドレスをそれぞれ含むよう設計されて
いる（図１の例では、こうしたレジスタは２４ビットの
サイズである）。加えて、これら二つのレジスタは増減
カウンタとして構成されている。第３レジスタは従来、
転送されるブロックの長さを保存するためのものである
（図１の例では、このレジスタは２４ビットレジスタで
ある）。第４レジスタはコントロールレジスタで、マイ
クロプロセッサがさまざまなパラメータをセットした
り、ステータス情報を集めたりさせるものである。ＤＭ
Ａコントローラはまたバスインターフェース回路を含
み、これはマイクロプロセッサとは独立してバスの制御
を可能にする。ＤＭＡコントローラのより詳細な情報は
市販されている多くのユーザーズマニュアルに見ること
ができる。

【００２６】上記のレジスタ、特に転送元および転送先
アドレスを含むよう意図されているレジスタはＤＭＡコ
ントローラチップ表面の主要部分を占めている。

【００２７】本発明によれば、これらのレジスタはまた
テスト回路のためにも有利に使用されるが、後述される
異なる機能のためにも有利に使用される。こうしたレジ
スタの応用では上述したコントロールレジスタにおける
僅かなビットの付加だけが要求される。テスト回路に付
加される要素のサイズはレジスタのサイズに比べると小
さなものである。

【００２８】図２はＤＭＡコントローラに組み込まれ
る、本発明のテスト回路の単純化実施例のアーキテクチ
ャを概略的に表している。以後、この回路は「ＤＭＡ／
テスト回路」として参照される。上記の四つのレジスタ
はそれぞれ１０、１２、１４および１８で参照される。

【００２９】ＤＭＡコントローラのアップダウンカウン
トレジスタの第１レジスタ１０は、テストされるメモリ
ブロックの開始アドレスＳＴＡＲＴＡを保存するために
使用される。

【００３０】第２アップダウンカウントレジスタ１２
は、テストされるメモリブロックの終端アドレスＥＮＤ
Ａを保存するために使用される。

【００３１】第３レジスタ１４は通常転送されるメモリ
ブロックの長さを保存するためのものであるが、本発明
では一つのテストデータＴＥＳＴＤを保存するために使
用される。（例示的に与えられた２４ラインのアドレス
バスと１６ラインのデータバスにおいて、レジスタ１４
はＤＭＡコントローラに対して２４ビットサイズのはず
である。従って、このサイズは１６ビットのデータを含
むには十分である。）第４レジスタ１８はＤＭＡコント
ローラのコントロールレジスタで、また、本発明ではコ
ントロールレジスタとしても使用されるが、ＤＭＡ／テ
スト回路の使用中ＤＭＡコントローラとしてかメモリ・
テスタとしてかその動作に依存して、そのビットは異な
る意味を持つ。通常、レジスタ１０、１２、１４および
１８はマイクロプロセッサのアドレスバスとデータバス
によってアクセス可能なものである。

【００３２】テスタとして使用されるときは、本発明で
は回路のコントロールレジスタ１８は少なくとも次のビ
ットを含む。

【００３３】ＤＭＡ機能をディセーブルにしＤＭＡ／テ
スト回路のテスト機能をイネーブルにするための１ビッ
トのＴＥＳＴＥＮ、メモリテストフェーズを初期化する
ための１ビットのＳＴＡＲＴ、二つ以上の特定フェーズ
中でテストフェーズを選択するための１ビットまたは数
ビットのＴＭＯＤＥ、およびエラー状態が検出されたこ
とをＤＭＡ／テスト回路がマイクロプロセッサに知らせ
るエラービットＥＲＲ等である。

【００３４】ＴＥＳＴＥＮ の１ビットを除きこれら全
てのビットは通常のＤＭＡコントローラに既に存在する
ビットである。このように、ＤＭＡ／テスト回路を構成
するためにはコントロールレジスタに少なくともＴＥＳ
ＴＥＮビットを付加するだけで済む。

【００３５】ＴＥＳＴＥＮ、ＳＴＡＲＴおよびＴＭＯＤ
Ｅビットの状態はシーケンサ２０に伝えられる。シーケ
ンサ２０はＥＲＲビットをセットするＥＲＲラインを介
して、ＳＴＡＲＴビットをリセットするＳＴＡＲＴＣＬ
Ｒラインを介してレジスタ１８に接続されている。

【００３６】回路２２はテスト回路とアドレスバスやデ
ータバスの外部バスの間のインターフェース回路として
働く。インターフェース回路２２はＤＯＵＴライン上で
レジスタ１４に含まれているテストデータＴＥＳＴＤを
受け取り、また、ＴＡライン上でレジスタ１０に含まれ
ているアドレスＳＴＡＲＴＡを受け取る。回路２２はシ
ーケンサ２０から、読み取りまたは書込みのイネーブル
信号Ｒ／Ｗとアドレスバスやデータバスを制御する信号
ＧＯを受け取る。加えて、回路２２はアドレスバスやデ
ータバス上で読みとられるデータをＤＩＮライン上で伝
え、信号ＧＯによって初期化される読み取りまたは書込
み動作の完了を知らせる信号ＲＤＹをシーケンサ２０に
伝える。

【００３７】バイナリコンパレータ２６はレジスタ１０
に含まれるアドレスＳＴＡＲＴＡとレジスタ１２に含ま
れるアドレスＥＮＤＡを比較し、アドレスＳＴＡＲＴＡ
とアドレスＥＮＤＡが等しいときＥＮＤラインに発信す
る。ＥＮＤラインへの発信はシーケンサ２０にテストフ
ェーズの終了を指示する。誤まってアドレスＳＴＡＲＴ
ＡがアドレスＥＮＤＡよりも高位のときにもＥＮＤライ
ンは発信される。シーケンサ２０は適時、増加信号ＮＥ
ＸＴＡをレジスタ１０に与える。バイナリコンパレータ
２８はレジスタ１４に含まれるデータＴＥＳＴＤとバス
上で回路２２によって読み取られた最後のデータＤＩＮ
を比較し、これらのデータが等しいときシーケンサ２０
に接続されたＧＯＯＤラインに発信する。

【００３８】インターフェース回路２２はＤＭＡコント
ローラの通常のインターフェース回路に対応するもの
で、ＤＯＵＴライン上に存在するデータ（レジスタ１４
の内容）を書込む能力やバス上でインターフェース回路
によって読み取られた最後のデータをＤＩＮライン上に
供給する能力といった幾つかの機能が付加されたもので
ある。

【００３９】図２の回路でメモリブロックをテストする
ために、マイクロプロセッサによって実行されるテスト
プログラムは概略的に次のように動作する。プログラム
はレジスタ１４のテストデータ、レジスタ１０のブロッ
ク開始アドレス、およびレジスタ１２の終端アドレスを
書き込む。プログラムはレジスタ１８のＴＥＳＴＥＮビ
ットをセットすることによりテストモードをイネーブル
し、ＴＭＯＤＥビットを識別することによりテストフェ
ーズを選択し、そしてＳＴＡＲＴビットをセットするこ
とによりこのフェーズを初期化する。テスト回路はそれ
から（ＮＥＸＴＡラインを介して）アドレスＳＴＡＲＴ
Ａ（レジスタ１０）を逐次増加することにより、そして
各インクリメントにおいて、アドレスＳＴＡＲＴＡによ
って指し示されるメモリセル上で動作することによりテ
ストフェーズを実行する。テストフェーズの終了時（Ｓ
ＴＡＲＴＡ＝ＥＮＤＡ）、ＳＴＡＲＴビットがリセット
されるとき、またはエラーが検出された（ＥＲＲビット
がこの時セットされる）とき、テスト回路はテストフェ
ーズを停止しマイクロプロセッサに割り込む。エラーが
検出されると、レジスタ１０に含まれるアドレスで疑わ
しいセルが指摘される。それからプログラムは、例え
ば、この疑わしいセルから読み取られたワードをセルの
アドレスと同様に保存（または他のシステムに転送）
し、ＳＴＡＲＴビットをリセットすることによりテスト
フェーズを再開する。

【００４０】こうして、マイクロプロセッサによって実
行されるテストプログラムはテスト回路におけるテスト
フェーズを「プログラム」し割り込みを待てばよいので
ある。待っている間、マイクロプロセッサは別のタスク
を実行することができる。テストされるブロックのセル
に対する逐次的なアクセスはテスト回路によって実施さ
れるが、ブロックに対するアクセスはプログラムに依る
より遥かに高速である。本出願人が実施した研究室での
テストによれば、８０％の時間的利得があることが立証
された。

【００４１】加えて、マイクロプロセッサによって実行
されるテストプログラムにはテストフェーズを「プログ
ラム」し、必要であればテスト結果を保存することだけ
に使用される限られた数の命令が含まれている。このよ
うなプログラムはＲＯＭ上にせいぜい二三百バイトしか
占有しない。

【００４２】図３は信号を受信する機能としてのシーケ
ンサ２０が実行する動作を表すフローチャートである。
このフローチャートの記述で、フローチャートブロック
を説明する文に先行してブロック番号が打たれている。
レジスタの内容はまた「変数」として参照されている。

【００４３】１００． ＳＴＡＲＴビットが「０」であ
る限りシーケンサはスタンバイ状態にいる。マイクロプ
ロセッサがこのビットを「１」にセットするに先立ち、
ＴＥＳＴＥＮビットを介して回路のテストモードがイネ
ーブルにされ、（レジスタ１０と１２を使用して）テス
トされるブロックと（特にＴＭＯＤＥビット、必要にな
らレジスタ１４をも使用して）特定テストフェーズの選
択をするよう回路は「プログラム」される。

【００４４】１０２． （点線で示されている）このブ
ロックはテスト回路のより高度な実施例に使用され、図
４に関連して後述される。

【００４５】１０４． 変数ＴＭＯＤＥの値がチェック
される。この変数は次の通り幾つかの値を取る。

【００４６】「書き込み」フェーズが実行されるべきこ
とをシーケンサに知らせる値Ｗで、 アドレスＳＴＡＲ
ＴＡ（レジスタ１０）とアドレスＥＮＤＡ（レジスタ１
２） の間に含まれるアドレスのメモリセルにテストデ
ータＴＥＳＴＤ（レジスタ１ ４）を書込むことで成立
する。また、「読み取り・比較」フェーズが実行される
べきことをシーケンサに知らせる値ＲＣで、アドレスＳ
ＴＡＲＴＡとアドレスＥＮＤＡの間に含まれるアドレス
のデータを読み取り、それらをデータＴＥＳＴＤと比較
することで成立する。

【００４７】図４のより高度なテスト回路において、後
述するように、ブロック１０６（点線で描かれている）
での二つの付加的なテストフェーズを選択するため変数
ＴＭＯＤＥは二つの別の値（ＲＣＣＷ、ＲＣＣＷ２）を
持つ。図２の例において、変数ＴＭＯＤＥは例えば、値
ＲＣを定義する状態「０」そして値Ｗを定義する状態
「１」を有するレジスタ１８の単一ビットによってコー
ド化される。

【００４８】１０８． インターフェース回路２２の
「書き込み」モードは例えば、Ｒ／Ｗラインを「０」に
セットすることによって選択される。

【００４９】１１０． シーケンサ２０はＧＯライン上
に一つのパルスを発し、インターフェース回路２２がバ
スを制御し、バス上にその入力ＤＯＵＴに存在するデー
タ（ＴＥＳＴＤ）を書き込むようにする。

【００５０】１１２． シーケンサはインターフェース
が要求された書き込み動作を実行したことを知らせるた
めにインターフェース回路２２によってＲＤＹライン上
に与えられる一つのパルスを待つ。

【００５１】１１４． このブロックは後述されるより
高度なテスト回路によって実行される動作に対応するも
のである。

【００５２】１１６． シーケンサはＥＮＤラインの状
態をチェックする。

【００５３】１１８． ＥＮＤラインに出力はない。テ
ストフェーズは終了しておらず、それゆえデータＴＥＳ
ＴＤはテストされるメモリブロックの次のセルに書き込
まれる。シーケンサはＮＥＸＴＡライン上に一つのパル
スを発し、これは未使用のセルを指し示すようアドレス
ＳＴＡＲＴＡを増加させる。アドレスＳＴＡＲＴＡを増
加させた後、テストフェーズはデータＴＥＳＴＤが未使
用のセルに書き込まれるブロック１１０で再開される。
点で示されることは、付加的な動作が図４のより高度な
回路によりブロック１１８で実行されることである。

【００５４】１２０． ＥＮＤラインに出力があり、こ
れでアドレスＳＴＡＲＴＡとアドレスＥＮＤＡが等しい
ことが示される。テストフェーズはＳＴＡＲＴビットの
リセットにより中断する。（ＳＴＡＲＴビットはＳＴＡ
ＲＴＣＬＲラインをセットすることによってリセットさ
れる。）テスト回路はブロック１００のスタンバイ状態
に戻る。

【００５５】ＳＴＡＲＴビットをリセットするとマイク
ロプロセッサの割り込みが発生する。マイクロプロセッ
サはＥＲＲビットの状態をチェックすることにより、そ
して必要ならばＤＭＡ／テスト回路のレジスタに含まれ
る有用な情報を保存することにより割り込み処理を行
う。

【００５６】１２２． 変数ＴＭＯＤＥはＲＣに等し
い。シーケンサはＲ／Ｗラインを「１」にセットするこ
とによりインターフェース回路２２の「読み取り」モー
ドを選択する。

【００５７】１２４． シーケンサはＧＯラインに出力
し、これがインターフェース回路２２に示すことは、そ
の入力ＴＡで供給されるアドレス（ＳＴＡＲＴＡ）に存
在するデータをメモリから読み取らねばならないことで
ある。データが一旦読み取られると、それはインターフ
ェース回路の出力ＤＩＮ上でラッチされる。

【００５８】１２６． シーケンサはＲＤＹラインが出
力されるのを待つが、これはインターフェース回路がデ
ータを読み取り、それがＤＩＮライン上に存在すること
を示す。

【００５９】１２８． シーケンサはＧＯＯＤラインの
状態をチェックする。データＤＯＵＴ（テストデータ）
とＤＩＮ（テストされるようセルから読み取られたデー
タ）が等しいときＧＯＯＤラインはコンパレータ２８に
よって出力される。

【００６０】１３０． ＧＯＯＤラインが出力される。
アドレスＳＴＡＲＴＡでテストされたセルにエラーは検
出されなかった。このブロックはブロック１１４に同一
であるが、図４のより高度なテスト回路によって実行さ
れる動作に対応している。

【００６１】１３２． ブロック１１６と同様に、テス
トフェーズの終りに達したか否か、即ちＥＮＤラインが
出力されたか否かのチェックがなされる。そうであれ
ば、ＳＴＡＲＴビットをリセットすることによりテスト
フェーズはブロック１２０で中断する。

【００６２】１３４． ブロック１１８と同様に、アド
レスＳＴＡＲＴＡはＮＥＸＴＡラインのパルスによって
増加する。テストフェーズは新アドレスＳＴＡＲＴＡに
より指し示されるメモリセルが読みとられるブロック１
２４で再開する。

【００６３】１３６． ＧＯＯＤラインはアドレスＳＴ
ＡＲＴＡでのデータ（ＤＩＮ）読み取りの後では出力さ
れない。これが意味することは、データＤＩＮがテスト
データＴＥＳＴＤとは異なることである。そこで、テス
トされるブロックが前もってデータＴＥＳＴＤによって
満たされているときは、アドレスＳＴＡＲＴＡのセルに
欠陥があることになる。エラービットＥＲＲ は「１」
にセットされ、ＳＴＡＲＴビットをリセットすることに
よりテストフェーズはブロック１２０で中断される。

【００６４】欠陥の検出によってテストフェーズが中断
されると、疑わしいセルのアドレス（ＳＴＡＲＴＡ）は
レジスタ１０で明らかになりこのセルに書き込まれたテ
ストデータ（ＴＥＳＴＤ）はレジスタ１４で明らかであ
る。テストプログラムはそれからアドレスＳＴＡＲＴ
Ａ、アドレスＳＴＡＲＴＡで読み取られたワード、およ
びデータＴＥＳＴＤを保存し、次いでＳＴＡＲＴビット
を「１」にセットすることによりテストフェーズを再開
できる。この保存された結果は欠陥のタイプを決定する
ために通常のソフトウエアによって後から使用すること
ができる。

【００６５】図２の回路は、全ての既存のテスト方法に
役立たせることができる。しかしながら、こうした回路
は後述する通りある種の方法に使用される、まだ説明さ
れていないテストフェーズを実行するよう改良される。

【００６６】ある種のテスト方法によれば、テストされ
るメモリセル内に異なるテストデータを書き込むことが
必要になる。「リード・コンペア・コンプリメント・ラ
イト」（ＲＣＣＷ）として参照されるテストフェーズを
使用することも必要であり、これはテストされる各セル
内に含まれるデータを読み取り、読み取られたデータと
テストデータを比較し、テストデータの補数を取り、そ
して補数テストデータをセル内に再書き込みすることで
成立する。「二回リード・コンペア・コンプルメント・
ライト」（ＲＣＣＷ２）として参照されるもう一つの通
常テストフェーズは今述べたフェーズを二回繰り返すこ
とで成立する。こうした動作は図２の回路によって実行
され、テストプログラムはより時間はかかるものの以前
の技術以上に役立つものである。

【００６７】図４は多くの既存のテスト方法をより最適
化する本発明に従ったテスト回路のより高度な実施例を
示す。

【００６８】図４において、図２の要素に対応するもの
は同じように参照される。

【００６９】図２のコンパレータ２６は比較・マルチプ
レクサ回路４０によって置き換えられている。回路４０
はコンパレータ２６と同様に、レジスタ１０と１２の内
容（ＳＴＡＲＴＡとＥＮＤＡ）が等しいときシーケンサ
２０に信号ＥＮＤを発信する。加えて、コントロールレ
ジスタ１８の一つのビットに対応するＵ／Ｄラインの状
態に依存して、回路４０はインターフェース回路２２の
入力アドレスラインＴＡにレジスタ１０と１２に含まれ
る一つ以上のアドレスを与える。

【００７０】Ｕ／Ｄラインは例えば、「１」の状態にあ
るときはレジスタ１０のカウントモード、また「０」の
状態にあるときはレジスタ１２のカウントモードをイネ
ーブルにする。シーケンサ２０からのＮＥＸＴＡライン
はレジスタ１０の増加入力ＩＮＣとレジスタ１２の減少
入力ＤＥＣを送出する。Ｕ／Ｄラインが「１」のとき、
回路４０はインターフェース回路２２にアドレスＳＴＡ
ＲＴＡ（レジスタ１０）を送り、Ｕ／Ｄラインが「０」
ならばアドレスＥＮＤＡ（レジスタ１２）を送る。

【００７１】この構成では、Ｕ／Ｄラインの状態に依存
して、開始アドレスから増加するアドレスにより、もし
くは終端アドレスから減少するアドレスにより、テスト
されるブロックをスキャンすることが可能である。

【００７２】選択回路４２はＴＤライン上でレジスタ１
４のデータＴＥＳＴＤ、回路４０によって供給されるア
ドレスＴＡ、および、その状態がレジスタ１８の２個の
ビットによってセットされる２本の選択ラインＤＳＲＣ
を受け取る。ＤＳＲＣラインによって定義される値に依
存して、回路４２はインターフェース回路２２がレジス
タ１４のデータＴＥＳＴＤか、回路４０によって供給さ
れるアドレスＴＡのアドレスビットの３個の組み合せの
一つかに対応するテスト・データを出力するようにす
る。加えて、選択回路４２によって供給されるテストデ
ータＤＯＵＴはシーケンサ２０によって供給される信号
ＩＮＶの状態に依存してその補数を取られることもあ
る。

【００７３】ある種のテスト方法においてテストされる
セルの中に異なるテストデータを書込むことは有益であ
る。上述の構成では、テストされる各セルの中にそのセ
ルアドレスの一部分を書込むことが可能である。これは
セルの中に異なる値を書込む一つの簡単な方法である。

【００７４】図４の回路はまた各メモリセルの一部、た
とえば最下位８ビットもしくは最上位８ビットにテスト
を実行することも可能である。コントロールレジスタ１
８のＷＲＤ／Ｂビットはテストがメモリセルの１６ビッ
トか、または８ビッで実行されるかを示すために使用さ
れる。ＷＲＤ／Ｂビットの状態はシーケンサ２０、選択
回路４２、インターフェース回路２２およびコンパレー
タ２８に伝えられる。コンパレータ２８は選択回路４２
によって供給されるテストデータＤＯＵＴとバス上で読
みとられるデータＤＩＮを比較する。ＬＢラインは、そ
の状態はシーケンサ２０によってセットされるが、コン
パレータ２８とインターフェース回路２２に接続され、
コントロールレジスタ１８のＬＢビットの状態をセット
する。ＷＲＤ／Ｂラインがテストはメモリセルの８ビッ
トをもって実行されることを示しているとき、ＬＢライ
ンの状態はテストがテストされるメモリセルの最上位バ
イトか最下位バイトで実行されるかを示す。

【００７５】次のテーブルはＤＳＲＣラインにより定義
される四つの可能値とＷＲＤ／Ｂラインの状態の関数と
して選択回路４２によって与えられるテストデータＤＯ
ＵＴの好ましい値を掲げている。

【００７６】

【表１】

【００７７】テーブルの第１列は変数ＤＳＲＣの四つの
可能値を一覧している。これらの値は一般的にＶａｌ１
からＶａｌ４で表示されている。当業者はその値として
ＤＳＲＣラインの適当な状態の組み合せを選ぶことがで
きる。第２列は変数ＤＳＲＣの各値に対してＷＲＤ／Ｂ
ラインの二つの状態を示す。第３列は選択回路４２によ
って供給される値ＤＯＵＴを示している。列の中のＸは
値１または０のいずれかを示す。

【００７８】データＤＯＵＴの値を示す列で、例えば
「ＴＥＳＴＤ（１５：０）」はデータＤＯＵＴがデータ
ＴＥＳＴＤのビット０から１５を含むことを示すもので
ある。例えば「ＴＥＳＴＤ（７：０）、ＴＥＳＴＤ
（７：０）」は、データＤＯＵＴの最下位バイトと最上
位バイトがデータＴＥＳＴＤのビット０から７に等しい
ことを示す。ＩＮＶラインに出力されるとき、データＤ
ＯＵＴはテーブルのこれらの値の補数を持つ。

【００７９】図４のテスト回路の諸要素の動作は、図３
と図５のフローチャートに関連して、より詳細に説明さ
れる。

【００８０】図４の回路は図３のフローチャートに従っ
て機能し、ブロック１１８と１３４の付加的な動作と同
様に、図３の点線で囲まれたブロック（１０２、１０
６、１１４、１３０）が含まれている。

【００８１】図５は図３のフローチャートのブロック１
０６で実行される動作のフローチャートを説明する。次
の記述で、図５のフローチャートを説明するのに先立
ち、ブロック１０６に到達するために必要なステップを
先ず説明する。

【００８２】１００． シーケンサ２０はＳＴＡＲＴビ
ットが「０」である限りスタンバイ状態のままである。

【００８３】１０２． シーケンサ２０はＩＮＶライン
をディセーブルし、ＬＢラインに出力し、そして内部ビ
ット「ＴＷＩＣＥ」をディセーブルする。

【００８４】１０４． 変数ＴＭＯＤＥがチェックされ
る。変数ＴＭＯＤＥは図４の回路で２ビットにコード化
されて、Ｗ、ＲＣ、ＲＣＣＷ および ＲＣＣＷ２という
ラベルが付される四つの異なる値を定義する。値ＷとＲ
Ｃはそれぞれ図３のフローチャートで詳述される書き込
みフェーズと読み取り・比較フェーズを選択する。値Ｒ
ＣＣＷとＲＣＣＷ２はそれぞれ「リード・コンペア・コ
ンプリメント・ライト」と「二回リード・コンペア・コ
ンプリメント・ライト」を選択する。

【００８５】６００． 変数ＴＭＯＤＥはＲＣＣＷもし
くはＲＣＣＷ２に等しい。Ｒ／Ｗラインは「１」にセッ
トされＧＯラインに発信する。インターフェース回路２
２はアドレスＴＡに存在するデータを読み取りＤＩＮラ
イン上でこれをラッチするようバスを制御する。ＷＲＤ
／Ｂラインが「１」ならば、読みとられるデータは修正
されることなくＤＩＮライン上に存在する。ＷＲＤ／Ｂ
ラインが「０」ならば、二つの場合が考えられる。

【００８６】ＬＢラインが「１」で、ブロック６００に
始めて入ったときの場合ならば、読み取られたデータの
最下位バイトがＤＩＮライン上に存在する。そして、Ｌ
Ｂラインが「０」ならば、その最上位バイトはＤＩＮラ
イン上に存在する。

【００８７】６０２． シーケンサ２０は読み取りが完
了したことを知らせるためインターフェース回路２２に
よってＲＤＹラインに出力されるのを待つ。コンパレー
タ２８はまたＷＲＤ／ＢとＬＢラインの状態をも考慮し
て、データＤＩＮとテストデータＤＯＵＴを比較する。
双方のデータが等しいとき、コンパレータ２８はＧＯＯ
Ｄラインに発信する。

【００８８】６０４． ＧＯＯＤラインに出力があった
か否かについてチェックがなされる。

【００８９】６０６． ＧＯＯＤラインに出力がある
が、これはテストされたセルの中に異常が検出されなか
ったことを意味する。ＩＮＶラインは「１」にセットさ
れるが、これによりデータＤＯＵＴの補数が取られる。

【００９０】６０８． Ｒ／Ｗラインは「０」にセット
され、ＧＯラインに出力がある。インターフェース回路
２２はバスを制御しデータＤＯＵＴの補数をアドレスＴ
Ａに書き込む。ＷＲＤ／Ｂラインが「１」ならば、イン
ターフェース回路２２はＤＯＵＴのフルデータをバスに
書き込む。ＷＲＤ／Ｂラインが「０」ならば、ふたつの
場合が考えられる。

【００９１】ＬＢラインが「１」のとき、これはブロッ
ク６０８に始めて入ったときの場合であるが、インター
フェース回路２２はデータＤＯＵＴの補数の最下位バイ
トをバス上に書き込む。そして、ＬＢラインが「０」の
とき、インターフェース回路２２はデータＤＯＵＴの補
数の最下位バイトを書き込む。

【００９２】６１０． シーケンサ２０は書き込みフェ
ーズが完了したことを知らせるためＲＤＹラインに出力
があるのを待つ。

【００９３】６１２． 変数ＴＭＯＤＥがＲＣＣＷに等
しいか否かについてチェックがなされる。ブロック６０
０−６１０において、一つの「リード・コンペア・コン
プリメント・ライト」動作が実行される。

【００９４】６１４． 変数ＴＭＯＤＥはＲＣＣＷに等
しい。変数ＴＷＩＣＥが「０」にセットされる（この変
数は「リード・コンペア・コンプリメント・ライト」の
動作が完了したか否かまたは二番目の「トワイスリード
・コンペア・コンプリメント・ライト」パスが実行され
るべきか否かをチェックするために使用される）。ＩＮ
Ｖラインはディセーブルされる。

【００９５】６１６． ＷＲＤ／Ｂラインが「０」であ
るか否か、ＬＢラインが「１」であるか否かのチェック
がなされる。これはメモリセルが全体的か部分的にテス
トされているか（例えば、１６ビットセル以外の１バイ
ト）を知るためのものである。部分的なテストの場合
に、最下位バイトは一つのパスでテストされ、最上位バ
イトはもう一つのパスでテストされる。

【００９６】６１８． ブロック６１６の条件は真であ
る。これはセルの部分的なテストが実行され、その最下
位のバイトがテストされたことを意味する。ＬＢライン
は「０」にセットされ、最上位バイトをテストするため
ブロック６００でテストフェーズは再開される。

【００９７】点線の箱で囲まれたブロック６１６と６１
８は図３のフローチャートのブロック１１４と１３０の
それぞれに対応している。図３のフローチャートはブロ
ック１１４の書き込みフェーズ（Ｗ）とブロック１３０
の読みとり・比較フェーズを含み、メモリセルの部分的
なテストを実行するとき図４の回路に適用される。

【００９８】６２０． ブロック６１６の条件は偽であ
る。セルのテストは完了している。シーケンサ２０はＥ
ＮＤラインに出力があるかチェックする。そうであると
き、レジスタ１０と１２に含まれるアドレスＳＴＡＲＴ
ＡとＥＮＤＡは等しく、異常を検出することなくブロッ
クがテストされたことになる。レジスタ１８のＳＴＡＲ
Ｔビットはブロック１２０で「０」にセットされテスト
フェーズは中断する。

【００９９】６２２． ＥＮＤラインに出力はない。セ
ルはテストを待つ。シーケンサ２０はＮＥＸＴＡライン
にパルスを発信し、これはＵ／Ｄラインの状態に依存し
てアドレスＳＴＡＲＴＡの増加またはアドレスＥＮＤＡ
の減少を起こす。（回路４０はインターフェース回路２
２に増加もしくは減少するアドレスを供給する）。ＬＢ
ラインは「１」にセットされブロック６００でテストフ
ェーズは再開される。ここで、ＬＢラインを「１」にセ
ットすることは部分的なテストフェーズの場合において
のみ、ブロック６１８で修正されたＬＢラインの初期状
態を再設定する。

【０１００】図３のフローチャートのブロック１１８と
１３４はＬＢラインのセット動作によって完了されるも
のであるから、これはブロック６２２と同等のものであ
る。

【０１０１】６２４． 変数ＴＭＯＤＥはＲＣＣＷに等
しくない（ただし、ＲＣＣＷ２には等しい）。「二回リ
ード・コンペア・コンプリメント・ライト」フェーズが
実行される。変数ＴＷＩＣＥが「１」であるか否かのチ
ェックがなされる。そうであるとき、「二回リード・コ
ンペア・コンプリメント・ライト」動作は完了し、この
フェーズはブロック６１４で続行する。

【０１０２】６２６． 変数ＴＷＩＣＥは「０」で、こ
れは「二回リード・コンペア・コンプリメント・ライ
ト」動作の単一パスが実行されたことを意味する。変数
ＴＷＩＣＥは「１」にセットされこのパスは二番目のパ
スを実行するためブロック６００で続行する。

【０１０３】６３０． 読み取り動作の後にＧＯＯＤラ
インに出力はない。異常が検出される。ＥＲＲビットが
「１」にセットされテストフェーズはブロック１２０で
ＳＴＡＲＴビットをディセーブルにすることにより中断
される。ＬＢラインは、レジスタ１８のＬＢビットの状
態を決定するもので、部分的なテストモード（「０」状
態のＷＲＤ／Ｂライン）時に、異常がテストされたセル
の最下位バイトか最上位のバイトに生じたかを示すこと
を可能にする。

【０１０４】図４のテスト回路はほとんどの従来のテス
ト方法に役立てることができる。プログラムによって実
行されるべき反復的なタスク全ては本発明に従いＤＭＡ
／テスト回路によって達成される。テストプログラムは
これら反復的なタスクをレジスタ１０、１２、１４およ
び１８に「プログラム」し、テストの結果を通常保存す
るだけである。反復的なタスクはプログラムよりも高速
に実行するハード的なワイアード回路に割り当てられ
る。

【０１０５】本発明に係るＤＭＡ／テスト回路の主要な
利点は、テストプログラムの命令を含むＲＯＭを置き換
えることで、既存のマイクロプロセッサボードに存在す
るＤＭＡコントローラをも置き換えることができること
である。

【０１０６】本発明は一般例（１６ラインのデータバ
ス、最下位８ビットと最上位８ビットの部分的テスト
等）を用いて説明された。言うまでもなく、本発明は別
の状況（３２ラインのバス、任意数のビットについての
部分的テスト等）にも応用される。

【０１０７】当業者には明かな通り、先に開示された実
施例に様々な調整を施すことができる。特に、説明され
た諸機能を達成するための異なるフローチャートは沢山
ある。

【０１０８】説明されたフローチャートにより、当業者
であれば、ＶＨＤＬのような高級言語を用いて、ＰＡＬ
やＧＡＬまたは他の回路のような論理回路をプログラム
する関数的な記述を書くのはたやすいことである。

【０１０９】

【発明の効果】本発明は上述のように、その利点は既存
のマイクロプロセッサボード上のＤＭＡコントローラ
と、これらのボードにより高速なテスト能力を与えるた
め本発明に従ったテスト回路を組み込むＤＭＡコントロ
ーラを置き換えることができるということである。

【図面の簡単な説明】

【図１】通常のマイクロプロセッサシステムを概略的か
つ部分的に表現しているブロック図である。

【図２】本発明に従ってＤＭＡコントローラに組み込ま
れている、マイクロプロセッサメモリをテストする回路
のアーキテクチャの一実施例を概略的に表現しているブ
ロック図である。

【図３】図２の回路のシーケンサによって実行される動
作のフローチャートである。

【図４】本発明に従ったより高度なテスト回路の一実施
例を概略的に表現しているブロック図である。

【図５】図４の回路のシーケンサによって実行される動
作の一部のフローチャートである。

【符号の説明】

１０、１２、１４、１８ レジスタ ２０ シーケンサ ２２ インターフェース回路 ２６、２８ バイナリコンパレータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサがシステムのメモリと
   他のシステム要素との間でのＤＭＡ転送をセットアップ
   することを可能にするマイクロプロセッサベースのシス
   テムにおける使用を意図したＤＭＡコントローラであっ
   て、マイクロプロセッサが前記転送をセットアップする
   ためにデータを書き込むことのできる複数のレジスタを
   含み、ＤＭＡコントローラが、 マイクロプロセッサによりセットアップされた通常のＤ
   ＭＡ転送を実行する第一モード、およびマイクロプロセ
   ッサにより前記レジスタに書き込まれたデータで識別さ
   れる前記メモリのブロック上でリードアフターライトの
   テストを実行する第二モードの両者において選択的に動
   作可能であり、前記コントローラがこの目的のためさら
   に、メモリから読み取られたデータとそこに書き込まれ
   たデータを比較するコンパレータ手段を含むことを特徴
   とするＤＭＡコントローラ。