JP2001356971A - マルチプロセッサメモリをテストするシステム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 テストの実施のために多数のフ゜ロセッサの利用可能
性を活用することができる改善されたメモリテスト方法を提供
すること。 【解決手段】 ２つ又は３つ以上の処理装置80A,80B,80
C,80Dを有するシステムにおけるメモリ60をテストするための方
法。該方法は一般に次の動作を伴う。すなわち、前記メモ
リを２つ又は３つ以上のセクション60A,60B,60C.60Dに分割す
る（２つ又は３つ以上の処理装置に１つずつ）。このた
め、各処理装置はそれに関連する1つのメモリセクションを有す
る。次いで該メモリセクションの各々をそれに関連する処理装置
を用いてチェックすることによりメモリをチェックする（130）。該
メモリのチェック動作には、最初に遭遇した欠陥位置を記憶
し、２番目の欠陥位置殿遭遇に応じてフラク゛150をセットする
ことが含まれる。最後に、メモリのチェック後に前記フラク゛がセット
されているか否かを判定する。該フラク゛がセットされている
場合にはウォークスルールーチン170を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にメモリテス
トシステム及び方法に関し、特にマルチプロセッサコン
ピュータにおけるメモリをテストするシステム及び方法
に関する。

【０００２】

【従来の技術】スーパースケーラコンピュータ及びその
他のコンピューティング装置は、１つ又は２つ以上の処
理装置（PU）を各々が有するセルと該セルのためのメモ
リとを備えている。セルのブートアップに伴ってそのメ
モリの欠陥位置をチェックし、該位置が該セルにより実
行されるオペレーティングシステムによってバイパスさ
れるようにしなければならない。典型的には、欠陥位置
のアドレスがページデアロケーション（又はページ割当
解除）テーブル（PDT）に記録され、該テーブルがオペ
レーティングシステムに提供されて欠陥位置が回避可能
となる。

【０００３】概して言えば、メモリテストは、メモリへ
のデータ（例えば擬似ランダムパターン）の書き込み、
該データの読み出し、該データの補数の書き込み、及び
該補数データの読み出しを基本的に含む。読み出さたデ
ータを既に書き込まれているデータと比較して、それら
が同一であってメモリが健全な状態であることを示して
いるか判定する。この方法は、実質的にメモリシステム
における各ビット毎にチェックを行うものである。該方
法は、幾つかの態様で実施されてきたが、本質的には２
つの従来の方式、すなわち、全比較とマシンチェックと
が存在する。

【０００４】全比較方法は、１つ又は２つ以上のプロセ
ッサがワード単位でメモリをチェックする（書き込み／
読み出しを行う）ことからなる。これは、極めて徹底し
たものではあるが、比較的時間を要するものとなる。こ
の方法を用いると、全てのプロセッサを使用してメモリ
の個々のブロックをチェックすることが可能である。し
かし、メモリが大きくなり過ぎると、かかる方法の並列
的な実施でさえ極度に時間を要するものとなる。

【０００５】一方、マシンチェック方法は、マシンチェ
ックハンドラを使用して、実際のメモリエラー処理を実
行するものである。該マシンチェックハンドラは、通常
は、従来のメモリシステムの一部として（例えばオペレ
ーティングシステム内に）設けられる。該メモリチェッ
クハンドラは、プロセッサにより始動され、欠陥位置に
遭遇した場合に該プロセッサへの割り込みを生成して、
該欠陥位置を該プロセッサにより記録することができる
ようにする。典型的には、この機構と共に使用されるプ
ロセッサは１つのみである。これは、マルチプロセッサ
設計の場合には過度に複雑なファームウェア（すなわち
ブートアップルーチン）が必要になるからである。この
単一プロセッサ方式は、適当に機能するものではある
が、１つのセルについて利用することが可能な多数のプ
ロセッサ資源を活用することができない。

【０００６】

【発明が解決しようとする課題】したがって、テストの
実施のために多数のプロセッサの利用可能性を活用する
ことができる改善されたメモリテスト方法が必要とされ
ている。

【０００７】

【課題を解決するための手段】上述その他の目的、特
徴、及び技術的な利点は、多数のプロセッサを用いて並
列的な態様でメモリを効率よくテストするシステム及び
方法により達成される。本発明により提供される２つ又
は３つ以上の処理装置を用いてシステム中のメモリをテ
ストする方法は、一般に次の動作を伴うものとなる。す
なわち、メモリを２つ又は３つ以上のセクションに分割
する。ここで、１つのセクションは、２つ又は３つ以上
の処理装置の各々に対応する。したがって、各処理装置
は、それに対応するメモリセクションを１つ有すること
になる。次いで、メモリがチェックされ、この場合、各
メモリセクションはそれに対応する処理装置によりチェ
ックされる。このメモリチェック動作は、（i）最初に
遭遇した欠陥位置のアドレスを記憶させ、（ii）２番目
の欠陥位置との遭遇に応じてフラグをセットさせる、と
いう各ステップを含むものである。最後に、メモリのチ
ェックが終了した後にフラグがセットされているか否か
を判定する。フラグがセットされている場合には、次い
でウォークスルールーチンを実行する。

【０００８】上記は、以下に示す本発明の詳細な説明を
より良好に理解できるよう本発明の特徴及び技術的な利
点をかなり広義に概説したものである。本発明の特許請
求の範囲の要旨を形成する本発明の更なる特徴及び利点
については後述することとする。当業者であれば、本開
示の思想及び具体的な実施形態は、本発明と同一の目的
を達成する他の構造を変形及び設計するためのベースと
して容易に利用可能なものであることが理解されよう。
また当業者であれば、かかる等価な構成が特許請求の範
囲に記載の本発明の思想及び範囲から逸脱しないもので
あることも理解されよう。

【０００９】

【発明の実施の形態】本発明及びその利点をより完全に
理解するために、図面に関連して以下の説明を行うこと
とする。

【００１０】図１は、本発明の一実施形態を実施するよ
う構成されたセル50を示している。図示の実施形態で
は、セル50は、スーパースケーラコンピュータシステム
のI64アーキテクチャセルカードに対応するものであ
る。

【００１１】セル50は、典型的には、メモリ60、メモリ
コントローラ70、及び処理装置80A〜80Dを有する。とり
わけ、メモリコントローラ70は、一次エラーレジスタ
（PER:Primary Error Register）72及び二次エラーフラ
グ（SEF:Second Error Flag）74を有する。処理装置80A
〜80Dは、メモリコントローラ70に動作可能に接続され
る。次いで該メモリコントローラ70は、バス（図示せ
ず）を介してメモリ60に動作可能に接続され、該メモリ
60に対する読み出し／書き込みアクセスを提供する。こ
のため、各処理装置は、該メモリコントローラ70を介し
てメモリにアクセスする。

【００１２】図示の実施形態では、メモリ60は、概念的
に４つのセクション60A,60B,60C,60D（各処理装置に１
つずつ）に分けられる。各処理装置には、メモリテスト
方法の一部としてメモリチェック（例えば補数による(c
omplementary)書き込み／読み出し比較）を実行するた
めの対応するメモリセクションが１つずつ割り当てられ
る。これについては以降で詳述する。メモリチェック
は、プロセッサによりメモリコントローラ70を介して実
行される。該メモリチェック（又はメモリの「チェック
処理」）とは、メモリ中の欠陥メモリ位置を識別する任
意の適当な方式を称するものである。一実施形態では、
メモリチェックは、従来の書き込み／読み出し及び補数
を用いた書き込み／読み出しメモリスイープ(memory sw
eep)に相当するものとなる。

【００１３】メモリ60のチェック時に、第１のエラー
（欠陥位置）に遭遇すると、その位置のアドレスがPER
72に記憶される。第２のエラーに遭遇すると、SEF 74が
セットされ、これは更なるエラーに遭遇するか否かにか
かわらずセットされたままとなる。このため、SEF 74
は、メモリチェックが行われたメモリ内に２つ又は３つ
以上の欠陥位置が存在するか否かを示すものとなる。メ
モリコントローラ70は、複数の処理装置を同時にサービ
スすることが可能である。したがって、複数の処理装置
は、それぞれに対応するメモリセクションを並列にチェ
ックすることが可能である。

【００１４】一実施形態では、メモリテストは、システ
ムのブートアップ時に使用される。システムのブートア
ップ時に、指定された「モナーク(Monarch:君主)」プロ
セッサがメモリテストを制御する。それ以外のプロセッ
サは、スレーブとして指定され、非常に緊密なループに
入り、割り込みを待つ。このループにあるとき、それら
プロセッサは「スリープ状態」にあると呼ばれる。モナ
ークプロセッサは、スレーブプロセッサに何かをさせよ
うとする場合に、前記割り込みを生成する。次いでスレ
ーブプロセッサが既知の位置へ行き、実行させようとす
るプロシージャのアドレスを取得する。このため、モナ
ークプロセッサが、メモリチェックコードのアドレスを
既知の位置に書き込み、及びスレーブプロセッサへ割り
込みを送ることにより該スレーブプロセッサをウェイク
アップさせることで、セクション毎のメモリチェックが
発生する。スレーブプロセッサは、ウェイクアップし、
メモリチェックコードへと進行し、次いで該コードを実
行する。該プロセッサは、エラーの発生にかかわらず該
プロセッサに対応するメモリセクションをチェックする
（すなわち、該プロセッサの割り込みがメモリコントロ
ーラ70からディセーブルされる）。メモリチェックの終
了後、プロセッサはスリープ状態に戻る。モナークプロ
セッサは、メモリチェック中にはスレーブプロセッサの
ように動作し、該動作から戻った後にPER 72及びSEF 74
を検査する。まず、PER 72をチェックして一次エラーが
発生したか否かを確認する。一次エラーが発生している
場合には、該エラーを（ページデアロケーションテーブ
ルに）記録する。次いでSEF 74をチェックして二次エラ
ーが発生したか否かを決定する。モナークプロセッサ
は、二次エラーのフラグが立っていることを見つける
と、ウォークスルールーチン（後述する）を実行して、
メモリ60全体についてエラーを見つけてこれを記録す
る。

【００１５】図２は、本発明のメモリテストルーチン10
0の一実施形態を示すフローチャートである。該ルーチ
ン100は、ステップ110で、セットアップと多数の処理装
置80を用いたメモリ60のメモリチェックとを行う。次い
でステップ130で、複数の処理装置のうちの１つ（例え
ばモナーク処理装置）によりPER 72のチェック及び記録
（書き込まれる場合）を行う。該処理装置は次いでステ
ップ150で二次エラーフラグSEF 74をチェックする。SEF
74がセットされている（２つ以上のエラーに遭遇した
ことを示す）場合には、該処理装置は、ステップ170で
メモリについてウォークスルールーチンを実行する。ま
た、SEF 74がセットされていない場合には、メモリテス
トルーチン100は終了する。

【００１６】SEF 74がセットされなかった場合には、当
然のことながら、１つの欠陥位置の最大値がメモリ60内
に存在し、該位置のアドレスがPER 72に記憶され、ペー
ジデアロケーションテーブルに記録されることになる。
一方、ステップ170でウォークスルールーチンが実行さ
れる場合には、該ルーチンを実行する処理装置（例え
ば、モナーク処理装置）によって２つ又は３つ以上の欠
陥位置の全てが発見され記録される。該ウォークスルー
ルーチンが、並列処理によるメモリチェックと比べて比
較的遅いものであっても、全体的なメモリテストルーチ
ン100は高速かつ効果的なものとなる。これは、メモリ6
0が通常は１つ以下の欠陥位置しか有さないからであ
る。

【００１７】一実施形態では、メモリテストルーチン10
0を数回行い、その各回毎に異なるメモリチェック方式
を使用する。例えば、１回目には書き込み／読み出しス
イープを使用し、２回目には補数による書き込み／読み
出しスイープを使用する。この実施形態について以下で
説明する。

【００１８】モナーク／スレーブ並列処理方式は、セル
50中の処理装置（プロセッサ）80により実施される。モ
ナークプロセッサ（セル内のブートアップファームウェ
アにより決定される）は、まずメモリコントローラ70を
初期化する。次いでメモリコントローラの境界の初期化
を実行した後、第１のメモリテスト100（書き込み／読
み出しメモリチェック）のパスのためにメモリコントロ
ーラ70の詳細な初期化を実行する。該メモリテストパス
では、PER及びSEFがクリアされ、メモリに対してランダ
ムデータが書き込まれ、再び読み出される。このランダ
ムデータの書き込み／読み出しは、各処理装置がそれに
対応するメモリセクションに対して全ての割り込みをオ
フにした状態（すなわち全てのエラーが無視される）で
行う。これは、メモリが何れの既知の状態にもないから
である。スレーブ及びモナーク処理装置は、モナーク処
理装置が初期のセットアップで割り当てたセクションを
調査する。該調査が終了すると、スレーブ処理装置はス
リープ状態に戻り、第２の（補数による）メモリテスト
パスを開始するためのモナーク処理装置からの状態変化
信号を待つ。これは、モナーク処理装置がSEFがセット
されなかったと判定した後、又はモナーク処理装置がウ
ォークスルールーチンの実行を完了した後の何れかに生
じることになる。

【００１９】プロセッサは、メモリを介した第２のパス
中に、前記第１のパスで書き込まれたデータを読み出
し、該データの補数を再び書き込む。モナーク処理装置
はこれに関するセットアップを行い、メモリを介した第
２のパスを実行するようスレーブ処理装置をウェイクア
ップさせる。該第２のパスが終了すると、スレーブ処理
装置が元に戻って集合し（rendezvous）、モナーク処理
装置がPER及びSEFをチェックする。

【００２０】２つのメモリテスト（書き込み／読み出し
チェック及び補数による書き込み／読み出しチェック）
が行われる本発明のもう１つの実施形態では、２つでは
なく３つのスイープが使用される。まず、PER及びSEFが
クリアされ、モナーク処理装置が、複数の処理装置にメ
モリを介したランダムデータの書き込みを行わせる。次
いで、モナーク処理装置は、それら処理装置に、次のメ
モリスイープで前記データを再び読み出させ、PERを充
填し、２つ以上の欠陥位置が存在する場合にはSEFをセ
ットする。また、このスイープでは、スリープ状態に戻
る前に、プロセッサに補数データをメモリへ書き込ませ
る。次いで、PER及びSEFをクリアし、第３のスイープで
補数データをプロセッサに読み出させる。この実施形態
では、３つのスイープを使用して、２つの異なるメモリ
チェックタイプについてメモリテストルーチン100を２
回実行することができる。

【００２１】図３は、ウォークスルールーチン200の一
実施形態を示すフローチャートである。まずステップ21
0で、メモリチェックが第１のメモリブロックについて
行われる。次いで、ステップ220でPERがチェックされ記
録される。ステップ230で、未チェックのメモリが存在
する（すなわちメモリが全てチェックされていない）か
否かを判定する。未チェックのメモリが残っている場合
には、ステップ240でSEFがチェックされる。SEFがセッ
トされていない場合には、ステップ260で次のメモリブ
ロックについてメモリチェックが行われる。次いで本ル
ーチンはステップ220へとループバックして、上述の各
ステップを続行する。ステップ240でSEFがセットされて
いる場合には、以下の動作がステップ250で実行され
る。すなわち、PERを記録してクリアし、各ブロックを
下方へシフトして、PERに記憶されている位置の直後の
位置から「次の」ブロックが開始するようにし、該次の
ブロックについてメモリチェックを実行する。次いで、
本ルーチンはステップ230に進み、上述の各ステップを
続行する。本ルーチンは、ステップ230で全てのメモリ
のチェックが終了したことが判定された際に終了する。

【００２２】したがって、モナーク処理装置は、一度に
１ブロック分だけメモリを「ウォーク」スルーし、複数
の所定のブロックの各々でエラーが１つ（又は１つ未
満）しか見つからない限り、ブロックの定義のシフトを
必要とすることなく、メモリ内を順次進行する。一方、
２つ以上のエラーが１つのブロック中に存在することが
判明した場合には、モナーク処理装置が戻り、次のブロ
ックパスの開始位置としての一次欠陥位置（PERに記憶
されている）の直前からテストを行う。これは、ブロッ
クシフトに対応するものである。これにより、モナーク
処理装置がメモリブロックを使用することによりメモリ
のテストを適度に高速な態様で行うことが可能となる。

【００２３】上述のように、１つのブロックはメモリ全
体の一部である。ブロックサイズは、モナーク処理装置
が多数のビットエラーを見つけるためにメモリを順次調
べる際にPER及びSEFをチェックする前にテストすること
になるブロックのサイズである（本実施形態では、単一
のビットエラーはメモリコントローラにより処理され、
問題を生じさせるものではない）。ルーチン200を実施
する場合、ブロックサイズは、システム及びテスト対象
となるメモリに合わせて最適に決定されるべきである。
最適なブロックサイズは、本ルーチンがメモリを迅速に
通過できる程度に大きく（必要となるブロックが少数と
なるためメモリチェックスイープ数が少なくなるた
め）、かつ各ブロックで過度の数のエラーに遭遇しない
程度に小さいものである。一実施形態では、２ギガバイ
ト又はそれ以上のメモリ60には、100メガバイトのブロ
ックが最適であることが分かった。

【００２４】本発明及びその利点について詳細に説明し
てきたが、特許請求の範囲により定義される本発明の思
想及び範囲から逸脱することなく、各種の変更、代用、
及び修正が可能であることが理解されよう。更に、本発
明の範囲は、本書に記載したプロセス、装置、製法、物
質の組成、手段、方法、及びステップの特定の実施形態
に制限されるものではない。当業者であれば、本発明の
開示から、本発明にしたがって利用することが可能な本
書に記載の対応する実施形態とほぼ同一の機能を有する
又はこれとほぼ同一の結果を達成する、既存の又は後に
開発されるプロセス、装置、製法、物質の組成、手段、
方法、又はステップを容易に理解できよう。したがっ
て、特許請求の範囲は、かかるプロセス、装置、製法、
物質の組成、手段、方法、又はステップを包含すること
を意図したものである。

【００２５】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．２つ又は３つ以上の処理装置を用いてシステム内の
メモリ(60)をテストする方法であって、前記２つ又は３
つ以上の処理装置(80A,80B,80C,80D)の各々がそれに対
応する少なくとも１つのメモリセクションを有するよう
に、前記メモリを２つ又は３つ以上のセクション(60A,6
0B,60C,60D)へと分割し、各メモリセクションをそれぞ
れに対応する処理装置を用いてチェックすることにより
前記メモリをチェックし(130)、該メモリをチェックす
る動作が、最初に遭遇した欠陥位置のアドレスを記憶さ
せ、及び第２の欠陥位置との遭遇に応じてフラグをセッ
トすることを含み、前記メモリのチェック後に前記フラ
グが設定されているか否かを判定し(150)、前記フラグ
が設定されている場合にウォークスルールーチンを実施
する(170)、という各ステップを有する、２つ又は３つ
以上の処理装置を用いてシステム内のメモリ(60)をテス
トする方法。 ２．前記メモリセクション(60A,60B,60C,60D)が前記処
理装置(80A,80B,80C,80D)により並列にチェックされ
る、前項１に記載の方法。 ３．前記ウォークスルールーチン(170)が、前記２つ又
は３つ以上の処理装置(80A,80B,80C,80D)のうちの１つ
により実施される、前項１に記載の方法。 ４．前記システムが、前記メモリ(60)にアクセスするた
めのメモリコントローラ(70)を有しており、前記最初に
遭遇した欠陥メモリ位置のアドレスが該メモリコントロ
ーラのレジスタ(72)に記憶される、前項１に記載の方
法。 ５．前記ウォークスルールーチン(170)が、(i) 前記
メモリ(60)を連続するメモリブロック(60A,60B,60C,60
D)に分割し、(ii) 第１のメモリブロックをチェックし
(130)、該第１のメモリブロックの該チェック動作が、
最初に遭遇した欠陥位置のアドレスを記憶させ、及び第
２の欠陥位置との遭遇に応じてフラグをセットする(15
0)ことを含み、(iii) 遭遇した場合に、前記記憶された
欠陥アドレス位置を記録し、(iv) 前記フラグがセット
されなかった場合に、次のメモリブロックについて前記
ステップ(ii)及び(iii)を繰り返し、(v) 前記フラグ
がセットされた場合には、前記記録された最初に遭遇し
た欠陥メモリ位置の後のメモリ位置から次のメモリブロ
ックが開始するように前記メモリブロックをシフトさ
せ、該次のメモリブロックについて前記ステップ(ii)〜
(v)を繰り返し、(vi) メモリの全てのチェックが完了
するまで前記ステップ(ii)〜(v)を実行する、という各
ステップを含む、前項１に記載の方法。 ６．１ブロックのサイズがほぼ100メガバイトである、
前項５に記載の方法。 ７．前記メモリ(60)が、前記２つ又は３つ以上の処理装
置(80A,80B,80C,80D)のそれぞれに対して１つずつ、等
しいセクション(60A,60B,60C,60D)へと分割される、前
項１に記載の方法。 ８．前記メモリ(60)をテストするためにブートアップル
ーチンの一部として動作するよう構成される、前項１に
記載の方法。 ９．コンピュータの一部として動作するように構成され
る、前項８に記載の方法。 10．２つ又は３つ以上の処理装置(80A,80B,80C,80D)と
メモリ(60)とを有するシステムにおけるメモリ記憶装置
であって、該記憶装置が所定の命令を有しており、該命
令が、その実行時に、メモリを複数のセクション(60A,6
0B,60C,60D)へと分割し、その各セクションがそれに対
応する処理装置を有しており、各メモリセクションをそ
れに対応する処理装置を用いてチェックすることにより
前記メモリをチェックし(130)、該メモリをチェックす
る該動作が、最初に遭遇した欠陥位置のアドレスを記憶
させ、及び第２の欠陥位置殿遭遇に応じてフラグをセッ
トする(150)ことを含み、前記メモリのチェック後に前
記フラグが設定されているか否かを判定し、前記フラグ
が設定されている場合にウォークスルールーチンを実施
する(170)、という各ステップを含む方法を実行するも
のである、メモリ記憶装置。

【図面の簡単な説明】

【図１】メモリテスト方法を実施することが可能なセル
を示すブロック図である。

【図２】メモリテストルーチンの一実施形態を示すフロ
ーチャートである。

【図３】ウォークスルールーチンの一実施形態を示すフ
ローチャートである。

【符号の説明】

60 メモリ 60A、60B、60C、60D メモリセクション 70 メモリコントローラ 72 一次エラーレジスタ(PER) 80A、80B、80C、80D 処理装置 100 メモリテストルーチン 170,200 ウォークスルールーチン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケント・ディッケイ アメリカ合衆国マサチューセッツ州01886, ウエストフォード，ボウズ・ヒル・ロー ド・40 Ｆターム(参考） 5B018 GA03 HA01 HA21 JA01 KA01 QA20

Claims (1)

【特許請求の範囲】
1. 【請求項１】２つ又は３つ以上の処理装置を用いてシス
   テム内のメモリ(60)をテストする方法であって、 前記２つ又は３つ以上の処理装置(80A,80B,80C,80D)の
   各々がそれに対応する少なくとも１つのメモリセクショ
   ンを有するように、前記メモリを２つ又は３つ以上のセ
   クション(60A,60B,60C,60D)へと分割し、 各メモリセクションをそれぞれに対応する処理装置を用
   いてチェックすることにより前記メモリをチェックし(1
   30)、該メモリをチェックする動作が、最初に遭遇した
   欠陥位置のアドレスを記憶させ、及び第２の欠陥位置と
   の遭遇に応じてフラグをセットすることを含み、 前記メモリのチェック後に前記フラグが設定されている
   か否かを判定し(150)、 前記フラグが設定されている場合にウォークスルールー
   チンを実施する(170)、という各ステップを有する、２
   つ又は３つ以上の処理装置を用いてシステム内のメモリ
   (60)をテストする方法。