JP6535517B2 - データ処理装置用のメモリ・ビルトイン・セルフテスト - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 424
- 238000012360 testing method Methods 0.000 title claims description 121
- 238000012545 processing Methods 0.000 claims description 87
- 238000010998 test method Methods 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 13
- 230000001960 triggered effect Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000977 initiatory effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000003679 aging effect Effects 0.000 description 1
- 230000002547 anomalous effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/008—Reliability or availability analysis
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
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- Engineering & Computer Science (AREA)
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Description
少なくとも1つのメモリ内のデータにアクセスするためのメモリ・トランザクションを発行するように構成されている処理回路と、
少なくとも1つのメモリの少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示するMBISTリクエストを受信するように構成されているメモリ・ビルトイン・セルフテスト(MBIST)インターフェースと、
MBISTインターフェースにより受信されるMBISTリクエストを検出し、MBISTリクエストを検出することに応答して、前記少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するように構成されている制御回路と
を含み、
テスト・プロシージャ中に、少なくとも1つのメモリが、制御回路により予約されている少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、処理回路により発行されるメモリ・トランザクションをサービスし続けるように構成されている、
データ処理装置を提供する。
(a)一対のメモリ・ロケーションから第1のデータ値及び第2のデータ値を読み取り、第1のデータ値及び第2のデータ値を第1の記憶ロケーション及び第2の記憶ロケーションに保存するステップと、
(b)選択されたデータ値を一対のメモリ・ロケーションに書き込むステップと、
(c)一対のメモリ・ロケーションから読み取られたデータ値が、一対のメモリ・ロケーションに書き込まれた、選択されたデータ値にマッチするかどうかチェックするステップと、
(d)第1の記憶ロケーション及び第2の記憶ロケーションからの第1のデータ値及び第2のデータ値を一対のメモリ・ロケーションに書き込むステップと、
(e)一対のメモリ・ロケーションから読み取られたデータ値が、第1の記憶ロケーション及び第2の記憶ロケーションに記憶された第1のデータ値及び第2のデータ値にマッチするかどうかチェックするステップと
を含んでいてもよい。
データを記憶するための少なくとも1つのメモリ手段と、
少なくとも1つのメモリ手段内のデータにアクセスするためのメモリ・トランザクションを発行するための処理手段と、
少なくとも1つのメモリ手段の少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示するMBISTリクエストを受信するためのメモリ・ビルトイン・セルフテスト(MBIST)インターフェース手段と、
MBISTインターフェースにより受信されるMBISTリクエストを検出し、MBISTリクエストを検出することに応答して、前記少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するための制御手段と
を含み、
テスト・プロシージャ中に、少なくとも1つのメモリ手段は、制御手段により予約された少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、処理手段により発行されるメモリ・トランザクションをサービスし続けるように構成されている、
データ処理装置を提供する。
本方法は、
データ処理装置のMBISTインターフェースにより受信されるメモリ・ビルトイン・セルフテスト(MBIST)リクエストを検出するステップであり、MBISTリクエストは、少なくとも1つのメモリの少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示する、検出するステップと、
MBISTリクエストを検出するステップに応答して、少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するステップと、
テスト・プロシージャ中に、少なくとも1つのメモリは、少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、処理回路により発行されるメモリ・トランザクションをサービスするステップと
を含み、
データ処理装置は、MBISTリクエストを検出し、MBISTリクエストを検出するステップに応答して、少なくとも1つの予約済みメモリ・ロケーションを予約する制御回路を含む、
方法。
5 コア
6 レジスタ
7 インストラクション・キャッシュ
8 データ・キャッシュ
9 インストラクション密結合メモリ(ITCM)
10 データ密結合メモリ(DTCM)
14 L2キャッシュ14
16 メイン・メモリ
17 インストラクション・キャッシュ・ユニット
18 データ・キャッシュ・ユニット
19 TCM制御ユニット
20 ロード/ストア・ユニット
21 バス
24 MBISTインターフェース・ユニット
30 外部MBISTコントローラ
Claims (20)
- データを記憶するように構成されている少なくとも1つのメモリと、
前記少なくとも1つのメモリ内のデータにアクセスするためのメモリ・トランザクションを発行するように構成されている処理回路と、
前記少なくとも1つのメモリの少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示するMBISTリクエストを受信するように構成されている、メモリ・ビルトイン・セルフテスト(MBIST)インターフェースと、
前記MBISTインターフェースにより受信される前記MBISTリクエストを検出し、前記MBISTリクエストを検出することに応答して、前記少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するように構成されている制御回路と
を含み、
前記テスト・プロシージャ中に、前記少なくとも1つのメモリは、前記制御回路により予約されている前記少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、前記処理回路により発行される前記メモリ・トランザクションをサービスし続けるように構成されている、
データ処理装置。 - 前記制御回路は、前記少なくとも1つの予約済みメモリ・ロケーションの1つを対象とする、前記処理回路からのメモリ・トランザクションのサービスを阻止するように構成されている、請求項1に記載のデータ処理装置。
- 複数のメモリ・タイプを含む、請求項1に記載のデータ処理装置。
- 前記複数のメモリ・タイプは、
データ・キャッシュ、
インストラクション・キャッシュ、
データ密結合メモリ、及び
インストラクション密結合メモリ
のうちの2つ以上を含む、請求項3に記載のデータ処理装置。 - 前記少なくとも1つの予約済みメモリ・ロケーションは、前記少なくとも1つの対象となるメモリ・ロケーションと同じメモリ・タイプ内の前記メモリ・ロケーションを含む、請求項3に記載のデータ処理装置。
- 前記少なくとも1つの予約済みメモリ・ロケーションは、前記少なくとも1つの対象となるメモリ・ロケーションと同じメモリサブユニット内の前記メモリ・ロケーションを含む、請求項1に記載のデータ処理装置。
- 前記制御回路は、前記処理回路により実行されるソフトウェアの介入なしに、テスティングのために前記少なくとも1つの予約済みメモリ・ロケーションを予約するように構成されている、請求項1に記載のデータ処理装置。
- 前記テスト・プロシージャの少なくとも一部の完了後に、前記制御回路は、前記少なくとも1つの予約済みメモリ・ロケーションを非予約状態にして、前記処理回路により発行されるメモリ・トランザクションをサービスするために、前記少なくとも1つの予約済みメモリ・ロケーションを使用可能にするように構成されている、請求項1に記載のデータ処理装置。
- 前記テスト・プロシージャは、前記少なくとも1つのメモリへ発行されるテスト・トランザクションのバーストを含み、前記少なくとも1つのメモリの前記メモリ・ロケーションのサブセットをテストする、請求項1に記載のデータ処理装置。
- 前記MBISTインターフェースは複数のMBISTリクエストを受信するように構成されており、各MBISTリクエストは、前記少なくとも1つのメモリのメモリ・ロケーションの異なるサブセットをテストするためにテスト・トランザクションのバーストに対応している、請求項9に記載のデータ処理装置。
- 前記少なくとも1つの対象となるメモリ・ロケーションをテストするための前記テスト・プロシージャは割込み不可能である、請求項1に記載のデータ処理装置。
- 前記MBISTリクエストを検出することに応答して、前記制御回路は前記MBISTインターフェースによりMBIST確認応答信号を発行し、前記MBISTインターフェースに連結されているMBISTコントローラをトリガして、前記テスト・プロシージャを開始させるように構成されている、請求項1に記載のデータ処理装置。
- 前記制御回路は、前記データ処理装置が前記テスト・プロシージャを実施する準備が整うまで、前記MBIST確認応答信号の発行を遅延させるように構成されている、請求項12に記載のデータ処理装置。
- 前記テスト・プロシージャにおいて、前記MBISTインターフェースは、前記少なくとも1つの対象となるメモリ・ロケーションをテストする少なくとも1つのテスト・トランザクションを受信するように構成されている、請求項1に記載のデータ処理装置。
- 前記処理回路により発行されるメモリ・トランザクションを前記少なくとも1つのメモリへ送るように構成されているメモリ制御回路を含み、
前記メモリ制御回路の少なくとも一部が、前記MBISTインターフェースにより受信される前記少なくとも1つのテスト・トランザクションを前記少なくとも1つのメモリへ送るために再使用される、
請求項14に記載のデータ処理装置。 - 前記テスト・プロシージャは、前記テスト・プロシージャによりエラーが検出されなかった場合、前記テスト・プロシージャの最後に、前記少なくとも1つの対象となるメモリ・ロケーションに記憶されたデータ値が、前記テスト・プロシージャの最初に前記少なくとも1つの対象となるメモリ・ロケーションに記憶されたデータ値と同じである、透過的テスト・プロシージャである、請求項1に記載のデータ処理装置。
- 前記少なくとも1つの対象となるメモリ・ロケーションは、前記少なくとも1つのメモリの異なる部分にある一対のメモリ・ロケーションを含み、前記テスト・プロシージャは:
(a)前記一対のメモリ・ロケーションから第1のデータ値及び第2のデータ値を読み取り、前記第1のデータ値及び前記第2のデータ値を第1の記憶ロケーション及び第2の記憶ロケーションに保存するステップと;
(b)選択されたデータ値を前記一対のメモリ・ロケーションに書き込むステップと;
(c)前記一対のメモリ・ロケーションから読み取られたデータ値が、前記一対のメモリ・ロケーションに書き込まれた、前記選択されたデータ値にマッチするかどうかチェックするステップと;
(d)前記第1の記憶ロケーション及び前記第2の記憶ロケーションからの前記第1のデータ値及び前記第2のデータ値を前記一対のメモリ・ロケーションに書き込むステップと;
(e)前記一対のメモリ・ロケーションから読み取られたデータ値が、前記第1の記憶ロケーション及び前記第2の記憶ロケーションに記憶された前記第1のデータ値及び前記第2のデータ値にマッチするかどうかチェックするステップと
を含む、請求項1に記載のデータ処理装置。 - 前記制御回路は、前記第1のデータ値及び前記第2のデータ値が前記一対のメモリ・ロケーションに書き込まれた後、前記少なくとも1つの予約済みメモリ・ロケーションを非予約状態にするように構成されている、請求項17に記載のデータ処理装置。
- データを記憶するための少なくとも1つのメモリ手段と、
前記少なくとも1つのメモリ手段内のデータにアクセスするためのメモリ・トランザクションを発行するための処理手段と、
前記少なくとも1つのメモリ手段の少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示するMBISTリクエストを受信するためのメモリ・ビルトイン・セルフテスト(MBIST)インターフェース手段と、
前記MBISTインターフェースにより受信される前記MBISTリクエストを検出し、前記MBISTリクエストを検出することに応答して、前記少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するための制御手段と
を含み、
前記テスト・プロシージャ中に、前記少なくとも1つのメモリ手段は、前記制御手段により予約された前記少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、前記処理手段により発行される前記メモリ・トランザクションをサービスし続けるように構成されている、
データ処理装置。 - 少なくとも1つのメモリと、前記少なくとも1つのメモリ内のデータにアクセスするためのメモリ・トランザクションを発行するように構成されている処理回路とを含むデータ処理装置のためのメモリ・ビルトイン・セルフテスト(MBIST)方法であって、
本方法は、
前記データ処理装置のMBISTインターフェースにより受信されるメモリ・ビルトイン・セルフテスト(MBIST)リクエストを検出するステップであり、前記MBISTリクエストは、前記少なくとも1つのメモリの少なくとも1つの対象となるメモリ・ロケーションをテストするためにテスト・プロシージャが実施されることを指示する、検出するステップと、
前記MBISTリクエストを検出する前記ステップに応答して、前記少なくとも1つの対象となるメモリ・ロケーションを含む少なくとも1つの予約済みメモリ・ロケーションをテストするために予約するステップと、
前記テスト・プロシージャ中に、前記少なくとも1つのメモリは、前記少なくとも1つの予約済みメモリ・ロケーション以外のメモリ・ロケーションを対象とするメモリ・トランザクションであって、前記処理回路により発行される前記メモリ・トランザクションをサービスするステップと
を含み、
前記データ処理装置は、前記MBISTリクエストを検出し、前記MBISTリクエストを検出する前記ステップに応答して、前記少なくとも1つの予約済みメモリ・ロケーションを予約する制御回路を含む、
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/310,162 US9449717B2 (en) | 2014-06-20 | 2014-06-20 | Memory built-in self-test for a data processing apparatus |
US14/310,162 | 2014-06-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016009489A JP2016009489A (ja) | 2016-01-18 |
JP6535517B2 true JP6535517B2 (ja) | 2019-06-26 |
Family
ID=53365724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015119184A Active JP6535517B2 (ja) | 2014-06-20 | 2015-06-12 | データ処理装置用のメモリ・ビルトイン・セルフテスト |
Country Status (4)
Country | Link |
---|---|
US (1) | US9449717B2 (ja) |
EP (1) | EP2966650B1 (ja) |
JP (1) | JP6535517B2 (ja) |
KR (1) | KR102288558B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9813080B1 (en) | 2013-03-05 | 2017-11-07 | Microsemi Solutions (U.S.), Inc. | Layer specific LDPC decoder |
US10230396B1 (en) | 2013-03-05 | 2019-03-12 | Microsemi Solutions (Us), Inc. | Method and apparatus for layer-specific LDPC decoding |
US10018675B1 (en) * | 2014-03-14 | 2018-07-10 | Altera Corporation | Testing an integrated circuit in user mode using partial reconfiguration |
US10332613B1 (en) * | 2015-05-18 | 2019-06-25 | Microsemi Solutions (Us), Inc. | Nonvolatile memory system with retention monitor |
US9799405B1 (en) | 2015-07-29 | 2017-10-24 | Ip Gem Group, Llc | Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction |
JP2017097633A (ja) * | 2015-11-25 | 2017-06-01 | 日立オートモティブシステムズ株式会社 | 車両制御装置 |
US9886214B2 (en) | 2015-12-11 | 2018-02-06 | Ip Gem Group, Llc | Nonvolatile memory system with erase suspend circuit and method for erase suspend management |
US9892794B2 (en) | 2016-01-04 | 2018-02-13 | Ip Gem Group, Llc | Method and apparatus with program suspend using test mode |
US9899092B2 (en) | 2016-01-27 | 2018-02-20 | Ip Gem Group, Llc | Nonvolatile memory system with program step manager and method for program step management |
US10157677B2 (en) | 2016-07-28 | 2018-12-18 | Ip Gem Group, Llc | Background reference positioning and local reference positioning using threshold voltage shift read |
US10291263B2 (en) | 2016-07-28 | 2019-05-14 | Ip Gem Group, Llc | Auto-learning log likelihood ratio |
US10236915B2 (en) | 2016-07-29 | 2019-03-19 | Microsemi Solutions (U.S.), Inc. | Variable T BCH encoding |
KR20180083688A (ko) | 2017-01-13 | 2018-07-23 | 삼성전자주식회사 | 애플리케이션 프로세서 및 집적 회로 |
US10438678B2 (en) | 2017-04-04 | 2019-10-08 | Globalfoundries Inc. | Zero test time memory using background built-in self-test |
US10311963B2 (en) * | 2017-04-19 | 2019-06-04 | Arm Limited | Data processing |
CN107516546B (zh) * | 2017-07-07 | 2020-09-22 | 中国航空工业集团公司西安飞行自动控制研究所 | 一种随机存储器的在线检测装置及方法 |
KR102554418B1 (ko) * | 2018-10-01 | 2023-07-11 | 삼성전자주식회사 | 메모리 컨트롤러 및 이를 포함하는 스토리지 장치 |
CN111383704B (zh) * | 2018-12-29 | 2022-07-26 | 深圳市海思半导体有限公司 | 一种存储器内建自测试电路和对存储器的测试方法 |
WO2021133148A1 (ko) | 2019-12-27 | 2021-07-01 | 주식회사 아데나 | 해조류로부터 다당류를 분리하는 방법 및 이 방법에 의하여 얻어진 다당류 |
CN118160039A (zh) * | 2021-11-01 | 2024-06-07 | 美商新思科技有限公司 | 嵌入式存储器透明的系统内内置自测试 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5105425A (en) * | 1989-12-29 | 1992-04-14 | Westinghouse Electric Corp. | Adaptive or fault tolerant full wafer nonvolatile memory |
US5423029A (en) * | 1993-05-11 | 1995-06-06 | Dell Usa, L.P. | Circuit and method for testing direct memory access circuitry |
US6966017B2 (en) | 2001-06-20 | 2005-11-15 | Broadcom Corporation | Cache memory self test |
US7734966B1 (en) * | 2002-12-26 | 2010-06-08 | Marvell International Ltd. | Method and system for memory testing and test data reporting during memory testing |
DE10334801B3 (de) | 2003-07-30 | 2005-01-27 | Infineon Technologies Ag | Halbleiterschaltung und Verfahren zum Testen, Überwachen und applikationsnahen Einstellen einer Halbleiterschaltung |
US20050283566A1 (en) * | 2003-09-29 | 2005-12-22 | Rockwell Automation Technologies, Inc. | Self testing and securing ram system and method |
US7251757B2 (en) * | 2003-12-02 | 2007-07-31 | International Business Machines Corporation | Memory testing |
US7304875B1 (en) * | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
US7203873B1 (en) * | 2004-06-04 | 2007-04-10 | Magma Design Automation, Inc. | Asynchronous control of memory self test |
US7293199B1 (en) * | 2004-06-22 | 2007-11-06 | Sun Microsystems, Inc. | Method and apparatus for testing memories with different read/write protocols using the same programmable memory bist controller |
US8131223B2 (en) * | 2006-04-14 | 2012-03-06 | Litepoint Corporation | System for testing an embedded wireless transceiver |
US20070283104A1 (en) * | 2006-05-31 | 2007-12-06 | International Business Machines Corporation | Concurrent Hardware Selftest for Central Storage |
GB2439968B (en) | 2006-07-07 | 2011-05-25 | Advanced Risc Mach Ltd | Memory testing |
US7908530B2 (en) | 2009-03-16 | 2011-03-15 | Faraday Technology Corp. | Memory module and on-line build-in self-test method thereof for enhancing memory system reliability |
US9037928B2 (en) * | 2012-01-01 | 2015-05-19 | Mosys, Inc. | Memory device with background built-in self-testing and background built-in self-repair |
DE102010002309B4 (de) | 2010-02-24 | 2013-04-18 | Endress + Hauser Gmbh + Co. Kg | Verfahren zur Überprüfung der Funktionsfähigkeit eines Speicherelements |
-
2014
- 2014-06-20 US US14/310,162 patent/US9449717B2/en active Active
-
2015
- 2015-05-12 EP EP15167288.8A patent/EP2966650B1/en active Active
- 2015-06-02 KR KR1020150077688A patent/KR102288558B1/ko active IP Right Grant
- 2015-06-12 JP JP2015119184A patent/JP6535517B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
EP2966650A3 (en) | 2016-04-20 |
EP2966650A2 (en) | 2016-01-13 |
JP2016009489A (ja) | 2016-01-18 |
EP2966650B1 (en) | 2019-09-18 |
US9449717B2 (en) | 2016-09-20 |
KR102288558B1 (ko) | 2021-08-11 |
KR20150145694A (ko) | 2015-12-30 |
US20150371718A1 (en) | 2015-12-24 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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