JP2000222239A - ２次キャッシュメモリ，２次キャッシュメモリの診断方法および情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 情報処理装置に接続する２次キャッシュの個
数を増やして２次キャッシュの容量を増やすと，２次キ
ャッシュの診断を実行するための時間も同様に増える。 【解決手段】 診断時には，２個目以降の２次キャッシ
ュ５を１個目の２次キャッシュ４と同等に見せる。診断
データを主記憶装置３から読み出した後，再度同一アド
レスを読み出すことにより２次キャッシュ４を診断す
る。該読み出し時に，２次キャッシュ５でヒットしても
バス１０１へのデータ出力は抑制する。キャッシュヒッ
ト時に２次キャッシュ４がバス１０１に出力したデータ
と２次キャッシュ５のキャッシュ用記憶回路から読み出
されたされたデータとを比較し，その結果を記憶する。
そして，２次キャッシュ４の診断終了後に記憶値をプロ
セッサ１に通知することにより，２次キャッシュ５を１
個目の２次キャッシュ４と同等に見せた後，２次キャッ
シュの診断を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，総容量が，主記憶
装置およびプロセッサとの間のバスに接続される個数に
より増減可能な２次キャッシュメモリおよび２次キャッ
シュメモリの診断方法に関する。

【０００２】

【従来の技術】図４を用いて従来のこの種の２次キャッ
シュメモリ及び２次キャッシュメモリの診断動作につい
て説明する。以下，２次キャッシュメモリを２次キャッ
シュという。

【０００３】図４は，プロセッサバス（以下，バスと記
す。）とプロセッサと記憶装置から構成される一般的な
情報処理装置の構成例であり，バス１０１にプロセッサ
１０と，主記憶装置３０と，２個の２次キャッシュ４０
及び２次キャッシュ５０と，バス／メモリ制御回路６０
とが接続されている例である。

【０００４】プロセッサ１０は，汎用のマイクロプロセ
ッサ等であり，バス１０１に接続される。バス１０１
は，プロセッサ１０のアーキテクチャーに基づいたバス
でアドレス信号データ信号及び制御信号等により成る。

【０００５】２次キャッシュ４０及び２次キャッシュ５
０は，バス１０１に接続されて，バス１０１上のアドレ
ス／データを監視し，バス１０１上のデータのキャッシ
ュ動作を行う。また，２次キャッシュ４０及び２次キャ
ッシュ５０は同一のハードウェアにより構成されたもの
で，ボード上でのクランプ信号１０２及び１０３により
２次キャッシュの接続個数及び２次キャッシュのＩＤ値
を入力することで，主記憶上の別々の領域に対するキャ
ッシュを行い接続個数によりキャッシュの容量が増加す
ることになる。

【０００６】バス／メモリ制御回路６０は，２次キャッ
シュ４０，５０を含むバス１０１の調停及び主記憶装置
３０内のメモリ素子（ＤＲＡＭ）の制御を行う。主記憶
装置３０は，バス／メモリ制御回路６０からの制御信号
により制御されるメモリ素子により構成される。

【０００７】次に，２次キャッシュ４０，５０の動作及
び２次キャッシュ４０，５０の診断動作について説明す
る。

【０００８】２次キャッシュはプロセッサに内蔵される
１次キャッシュを補うものであって，１次キャッシュよ
り大きな容量を持ち，特にバスに接続される構成の２次
キャッシュではバスに接続する２次キャッシュ装置の個
数により容量を増やせる構成のものが一般的である。

【０００９】２次キャッシュ４０及び２次キャッシュ５
０は，プロセッサ１０からの主記憶装置３０へのアクセ
スをバス１０１を監視することにより検出し，主記憶ア
クセスの対象データが２次キャッシュ４０，５０内に格
納されていれば主記憶装置３０に代わりバス１０１への
データ応答を行う。

【００１０】次に、２次キャッシュ４０，５０の診断動
作について説明する。

【００１１】２次キャッシュの診断動作は装置の電源投
入時やシステムからのハードウェア診断動作の指示など
により，診断用のプログラムをプロセッサ１０上で実行
することにより実施される。２次キャッシュ４０，５０
のハードウェア診断は，２次キャッシュ４０，５０内の
全てのメモリ，すなわちデータメモリおよびＴＡＧメモ
リに対して実施する。

【００１２】２次キャッシュ４０，５０内のメモリへの
データの書き込み及び読み出しは上述のようにバス１０
１上のアクセスの監視により実行される。２次キャッシ
ュ４０，５０へのデータの書き込み動作は，プロセッサ
１０からの主記憶読み出しを行うことにより行われる。

【００１３】２次キャッシュ４０，５０は，プロセッサ
１０からの主記憶読み出し要求が２次キャッシュ４０，
５０内に存在するデータの場合には主記憶装置３０の代
わりに応答出力するが，存在しない場合には主記憶装置
３０からのバス１０１上への読み出しデータを２次キャ
ッシュ４０，５０内のメモリに取り込み，以降主記憶装
置３０の代わりに応答出力を行う。

【００１４】２次キャッシュ４０，５０からの読み出し
動作は，プロセッサ１０から主記憶への読み出しデータ
が２次キャッシュ４０，５０内に存在した場合に主記憶
に代わり応答出力することにより行われる，すなわち上
述の書き込み時と同一の領域を主記憶装置３０から読み
出すことにより行われる。

【００１５】したがって、２次キャッシュ４０，５０の
診断プログラムは，主記憶装置３０からの１回目の読み
出しで２次キャッシュ４０，５０にデータを書き込み，
同一アドレスデータの２回目の読み出しで２次キャッシ
ュ４０，５０内のデータを読み出し，１回目の読み出し
データと比較することにより行う。

【００１６】上記は１ブロックのデータに関する診断動
作であるが，これを２次キャッシュ４０，５０内の全メ
モリ，全ブロックに対して実行することにより２次キャ
ッシュ４０，５０の診断を行う。

【００１７】診断のための主記憶アクセスは，２次キャ
ッシュ４０，５０のマッピング及び２次キャッシュ接続
個数を考慮した上で各２次キャッシュ４０，５０内の全
メモリ，全ブロック対して実行されるような主記憶上の
領域に対しての読み出し動作として行われる。

【００１８】

【発明が解決しようとする課題】しかしながら，上述し
た２次キャッシュの診断方式では，主記憶装置からの１
回目の読み出しで２次キャッシュにデータを書き込み，
同一アドレスデータの２回目の読み出しで２次キャッシ
ュ内のデータを読み出し，１回目の読み出しデータと比
較するにより行うが，これを接続される各２次キャッシ
ュ内の全メモリに対して実行することにより，２次キャ
ッシュの診断を行う方式であるため，装置に接続する２
次キャッシュの個数を増やすことによって，２次キャッ
シュの容量を増やすと，２次キャッシュの診断を実行す
るための時間も同様に増えるという問題点がある。

【００１９】したがって，本発明の目的は，２次キャッ
シュへ少量のハードウェアを追加するだけで，２次キャ
ッシュの容量追加による２次キャッシュの診断にかかる
時間を増加させることなく，同様の診断を全ての２次キ
ャッシュに対して実行することができる２次キャッシュ
および２次キャッシュの診断方法を提供することにあ
る。

【００２０】

【課題を解決するための手段】第１の本発明の２次キャ
ッシュは，総容量が、主記憶装置およびプロセッサとの
間のバス上に接続される個数により増減可能な２次キャ
ッシュメモリにおいて，診断時には，２個目以降の２次
キャッシュを１個目の２次キャッシュと同等に見せる手
段と，診断時には，キャッシュヒット時に前記バスへの
データ出力を抑制する手段と，診断時には，キャッシュ
ヒット時に１個目の２次キャッシュが前記バスに出力し
たデータとキャッシュヒットにより選択されたデータと
を比較する手段と，前記比較結果を記憶格納する手段
と，前記記憶格納した値をプロセッサに通知する手段と
を設けたことを特徴とする。

【００２１】また，第２の本発明の２次キャッシュは，
総容量が、主記憶装置およびプロセッサとの間のバス上
に接続される個数により増減可能な２次キャッシュメモ
リにおいて，１個目の２次キャッシュＩＤを生成する回
路と，診断モード時には該回路を選択する選択回路と，
該選択された１個目の２次キャッシュＩＤにより，２個
目以降の２次キャッシュであっても，１個目の２次キャ
ッシュと同一の上位アドレスビットをキャッシュ用記憶
回路へ出力するバス／メモリ制御回路と，キャッシュヒ
ット時には，前記バス／メモリ制御回路を介して前キャ
ッシュ用記憶回路からのデータを前記バスへ出力する
が，診断時には，出力を抑止されるデータ出力３ステー
トバッフアと，診断時には，キャッシュヒット時に１個
目の２次キャッシュが前記バスに出力したデータとキャ
ッシュヒットにより前記キャッシュ用記憶回路から読み
出されたデータとを比較するデータ不一致検出回路と，
該比較結果を格納するデータ不一致格納レジスタとを有
し、該レジスタの出力を前記バス／メモリ制御回路，前
記データ出力３ステートバッフアおよび前記バスを介し
て前記プロセッサへ通知することを特徴とする。

【００２２】さらに，本発明の２次キャッシュの診断方
法は，総容量が、主記憶装置およびプロセッサとの間の
バス上に接続される個数により増減可能な２次キャッシ
ュメモリの診断方法であって，診断時には，２個目以降
の２次キャッシュを１個目の２次キャッシュと同等に見
せる手順と，診断データを主記憶装置から読み出した
後，再度同一アドレスを読み出すことにより１個目の２
次キャッシュを診断する手順と，該読み出し時に，２個
目以降の２次キャッシュでヒットしても前記バスへのデ
ータ出力を抑制する手順と，キャッシュヒット時に１個
目の２次キャッシュが前記バスに出力したデータと２個
目以降の２次キャッシュのキャッシュ用記憶回路から読
み出されたされたデータとを比較する手順と，前記比較
結果を記憶格納する手順と，前記記憶格納した値を前記
プロセッサに通知する手順とを有することを特徴とす
る。

【００２３】本発明では，２個目以降の２次キャッシュ
を１個目の２次キャッシュと同等に見せた後，２次キャ
ッシュの診断実行時に２個目以降の２次キャッシュは，
キャッシュヒット時にバスへのデータ出力を抑制し，キ
ャッシュヒット時のバス上のデータとキャッシュヒット
により選択されたデータとを比較した結果を，比較結果
を記憶格納する手段に格納し，１個目の２次キャッシュ
の診断終了後に，格納した値をプロセッサに通知するこ
とにより２個目以降の２次キャッシュの診断を行う。

【００２４】

【発明の実施の形態】次に，本発明の実施の形態につい
て図面を参照して説明する。

【００２５】図１は，本発明の一実施例を示す情報処理
装置の構成図であ，２つの２次キャッシュ４，５装置が
プロセッサ１，主記憶装置３およびバス／メモリ制御回
路６とともにバス１０１に接続されている例である。

【００２６】バス１０１には，アドレス情報及び転送デ
ータ情報が転送される，バス/メモリ制御回路６はバス
１０１に接続されるとともに，主記憶装置３，２次キャ
ッシュ４，２次キャッシュ５，プロセッサ１と，それぞ
れメモリ制御信号１０４，バス制御信号１０５，１０
６，１０７で接続され，各装置間のバス使用要求の調停
及び２次キャッシュ４及び２次キャッシュ５へのヒット
時における主記憶装置３へのアクセスの抑止やミスヒッ
ト時の主記憶装置３への制御を行う。

【００２７】主記憶装置３はＤＲＡＭ素子で構成され，
バス／メモリ制御回路６からのメモリ制御信号１０４に
より制御される。２次キャッシュ４及び２次キャッシュ
５は，ボード上でのクランプ信号１０８及び１０９によ
り２次キャッシュの接続個数及び２次キャッシュのＩＤ
値を設定することにより，主記憶上の別々の領域に対す
るキャッシュを行うよう指示される。

【００２８】図１中の１０３は，２次キャッシュ診断モ
ード信号であり，２個目以降の２次キャッシュへの診断
モードの指示信号によりプロセッサ１で実行されるハー
ドウェア診断プログラム中の２次キャッシュ診断時にセ
ットされる信号である。なお，本実施例では、プロセッ
サ１から２次キャッシュ診断モード信号（以下，診断モ
ード信号と記す。）１０３を出力しているが，汎用のマ
イクロプロセッサで構成する場合のように，２次キャッ
シュ診断モード信号１０３をプロセッサ１から出力でき
ない場合には，プロセッサ１以外の装置から診断モード
信号１０３を出力するように構成してもよい。

【００２９】２次キャッシュの診断は，プロセッサ１上
で実行される診断プログラム５１の実行により実施され
る。

【００３０】図２は，図１中の２次キャッシュ４又は２
次キャッシュ５の，詳細なブロック図である。以下，２
個目の２次キャッシュ５について説明する。

【００３１】図２において，キャッシュ用記憶回路１４
は，２次キャッシュ５内に格納されるデータ及びＴＡＧ
情報が格納されるメモリであり，キャッシュ用記憶回路
出力信号１１６及びキャッシュ用記憶回路入力信号１１
７でバスデータ制御回路１３に接続される。

【００３２】バスデータ制御回路１３は，データ入力バ
ッファ１２および２次キャッシュ入力データ線１１３
と，２次キャッシュ出力データ線１１２およびデータ出
力３ステートバッファ１１を通してバス１０１に接続さ
れる。そして，バス１０１上の主記憶アクセスのアドレ
ス情報の監視を行い，またキャッシュ用記憶回路１４と
バス１０１の間のデータのやりとりの制御を行う。

【００３３】診断回路１５は，２次キャッシュの診断モ
ード時の制御を行う回路であり，診断モード信号１０３
により診断動作し２次キャッシュ５の内部に指示する。

【００３４】図３は，図２中の診断回路１５の詳細なブ
ロック図である。

【００３５】図３において，バッファイネーブル生成回
路２５は，２次キャッシュからバス１０１へデータを出
力するデータ出力３ステートバッファ１１のイネーブル
を制御する回路である。

【００３６】データ不一致検出回路２３は，バス１０１
上のデータと２次キャッシュが出力すべきデータとを比
較する比較回路であり，比較の結果が不一致であれば不
一致信号１１９を出力する。

【００３７】アンド回路２９は，不一致信号１１９と格
納レジスタ制御信号１１８を入力とし，データ不一致検
出信号１２０を生成する。

【００３８】データ不一致格納レジスタ２４は，データ
不一致検出信号１２０によりセットされるレジスタであ
る。

【００３９】診断制御回路２６は，診断モード信号１０
３によりバス制御用信号１１４を診断時のバス制御動作
に使用する制御回路である。

【００４０】１個目の２次キャッシュＩＤデータ生成回
路２７及び２次キャッシュＩＤ及び個数情報選択回路２
８は，診断モード信号１０３により，２次キャッシュの
バスデータ制御回路１３への，２次キャッシュＩＤ及び
個数情報を切り替える選択回路である。

【００４１】次に，図１，図２及び図３を用いて２次キ
ャッシュの診断動作について説明する。

【００４２】初めに，２次キャッシュの診断動作の概要
について図１を用いて説明する。

【００４３】２次キャッシュの診断動作は，装置の電源
投入時やシステムからのハードウェア診断動作の指示な
どにより実施されるものであり，診断プログラム５１の
プロセッサ１上での実行により実施される。

【００４４】ハードウェア診断プログラム中の２次キャ
ッシュ診断用の診断プログラム５１は，最初に，２次キ
ャッシュの診断モードのセットを行い，診断モード信号
１０３をアクティブな状態とすることにより２次キャッ
シュ５を診断モードにする。

【００４５】次に，診断プログラム５１は，２次キャッ
シュ４，５をライトスルー又はオフ状態にして主記憶装
置３にデータの書き込みを行い，また２次キャッシュ
４，５内へ診断用データを読み込ませるために，事前に
２次キャッシュ４，５内のデータをクリアしておく。

【００４６】そして，２次キャッシュ４に対する診断を
実行するため，任意の診断データを主記憶装置３の必要
領域に必要な容量分用意しておき，用意した診断データ
をプロセッサ１に読み出す。この結果，診断データはプ
ロセッサ１にバス１０１を経由して読み出されるととも
に２次キャッシュ４内のメモリにも書き込み登録され
る。

【００４７】次に，診断プログラム５１は，主記憶装置
３の上述と同一アドレスに対する読み出しを再度実行す
る。２度目の読み出しでは，２次キャッシュ４内に登録
されたデータにヒットするため，実際の読み出しは，２
次キャッシュ４内のデータに対して実行されることにな
る。

【００４８】診断プログラム５１は，１回目の読み出し
で得られたデータと２回目の同一アドレスからの読み出
しデータを比較チェックすることにより，２次キャッシ
ュ４への書き込み及び読み出しデータのチェックを実行
する。

【００４９】この時，診断モード状態にある２次キャッ
シュ５は，診断モードにより２次キャッシュ４と同一キ
ャッシュＩＤ及びキャッシュ接続個数，つまりは，バス
１０１に２次キャッシュが１個接続されているモードと
見せることで２次キャッシュ４と同一の主記憶領域に対
するキャッシュ動作を行う。

【００５０】すなわち，２次キャッシュ５は，２次キャ
ッシュ４と同様に，上述の１回目の主記憶の読み出し動
作でバス１０１上のデータを内部のメモリに書き込み登
録を行い，２回目の読み出しで２次キャッシュ５内に登
録されたデータにヒットすることになる。ただし，後に
詳述するように，２次キャッシュ５は，診断モード時に
は，このヒットしたデータをバス１０１へは出力せず
に，２次キャッシュ４がバス１０１に出力したデータと
比較することによりチェックを行い，不一致が検出され
ればその結果を保持しておく。

【００５１】診断プログラム５１は，以降，２次キャッ
シュ４内の全メモリに対して同様なチェックを繰り返し
て２次キャッシュ４の診断を実行後，２次キャッシュ５
内のチェック結果をプロセッサ１へ読み出す。そして，
２次キャッシュ５に対する診断結果の判定を行うだけで
２次キャッシュ５に対する診断を終了し，２次キャッシ
ュ診断モードをリセットする。

【００５２】以上説明したように，２次キャッシュ４に
対する診断動作に加え，ただ一度の２次キャッシュ５内
のチェック結果を読み出すだけで，２次キャッシュヒッ
ト時の動作を含むハードウェアの診断が実行可能とな
る。

【００５３】次に，診断モード時の２次キャッシュ内の
動作について図２及び図３を用いて詳細に説明する。

【００５４】図２において，バスデータ制御回路１３は
バス１０１上のアドレスを監視しており，このアドレス
が自キャッシュへの対象領域に対するアクセスであれば
キャッシュ用記憶回路１４内に登録されたデータのアド
レスと比較することによりヒット／ミスヒット判定を行
い，ヒット時にはバス制御用信号１１４によりバス１０
１へ主記憶装置３の代わりに応答を行う。

【００５５】プロセッサ１の読み出し命令によるデータ
がヒットした場合には，キャッシュ用記憶回路１４内の
該当データをデータ出力３ステートバッファ１１からバ
ス１０１へ出力し，ミスヒット時にはバス１０１からデ
ータ入力バッファ１２経由で取り込んだデータをキャッ
シュ用記憶回路１４に書き込み登録する。これは，非診
断モード時の通常動作時の２次キャッシュの動作であ
る。

【００５６】診断モード時には，診断回路１５により，
バスデータ制御回路１３に入力される２次キャッシュＩ
Ｄ及び個数を示す信号１２１は，バス１０１に２次キャ
ッシュが１個接続の状態値に変更出力されるとともに，
データ出力３ステートバッファ１１のイネーブル信号１
１１は抑止される。このような記診断時の制御により，
２次キャッシュ５は，２次キャッシュ４と同一の主記憶
領域へのキャッシュ動作を行うとともに，ヒット時にバ
ス１０１へのデータ出力を行わないことになる。

【００５７】次に，図３により診断回路１５の動作につ
いて説明する。

【００５８】図３において，１個目の２次キャッシュＩ
Ｄデータ生成回路２７はバス１０１に２次キャッシュが
１個接続され場合のキャッシュＩＤ及び個数を示す信号
を生成する回路であり，通常，キャッシュＩＤとして１
つ目を示す”０”及び接続キャッシュ個数（＝最小構成
容量）を示す”０”を生成する。

【００５９】この生成された信号は，２次キャッシュＩ
Ｄ及び個数情報選択回路２８により，診断モード１０３
の値に基づいて，クランプ信号１０９と二者択一で選択
され，２次キャッシュＩＤ及び個数を示す信号１２１と
してバスデータ制御回路１３へ出力される。そして，２
次キャッシュＩＤ及び個数を示す信号１２１の値によ
り，バスデータ制御回路１３は，自身を１つ目の２次キ
ャッシュと認識し動作する。より具体的には，バス／メ
モリ制御回路１３は，２個目以降の２次キャッシュであ
っても，１個目の２次キャッシュと同一の上位アドレス
ビットをキャッシュ用記憶回路１４に出力する。

【００６０】バッファイネーブル生成回路２５は，バス
データ制御回路１３からのバス制御用信号１１４中の出
力バッファイネーブル信号を診断モード中抑止するとと
もに，データ不一致格納レジスタ２４の読み出し時には
出力するイネーブル信号１１１を生成することにより，
バス１０１へのデータ出力を制御する。

【００６１】診断制御回路２６は，診断モード時には，
バスデータ制御回路１３からバス／メモリ制御回路６へ
のバス制御用信号１１４の出力信号を抑止制御し，制御
信号１０６を出力する。すなわち，診断制御回路２６
は，キャッシュヒット時であっても，バス１０１への出
力要求を出さない様に抑止すると共に，バス／メモリ制
御回路６の代わりに，バスデータ制御回路１３へのバス
使用許可信号を出力して，キャッシュヒット時の動作を
バスデータ制御回路１３に実行させる。

【００６２】この結果，バスデータ制御回路１３は，キ
ャッシュ用記憶回路１４からの該当データを２次キャッ
シュ出力データ信号１１２として出力する。診断回路１
５のデータ不一致検出回路２３は，２次キャッシュ出力
データ１１２と，バス１０１からの２次キャッシュ入力
データ１１３とを比較する。アンド回路２９は，この比
較結果による不一致信号１１９と格納レジスタ制御信号
１１８とのアンド条件により，データ不一致格納レジス
タ２４のセットを行う。

【００６３】なお，データ不一致格納レジスタ２４の内
容（不一致検出信号１１５）は，２次キャッシュ４の診
断が終了した後に，バス／メモリ制御回路１３，データ
出力３ステートバッフア１１およびバス１０１を経由し
てプロセッサ１へ通知される。

【００６４】以上説明したように，診断モード中の２次
キャッシュ５は，１つ目の２次キャッシュ４への診断の
実行時にバス１０１にデータ出力することを除き，２次
キャッシュ４と同様に動作して，同一のデータを２次キ
ャッシュ内部のメモリに格納登録し，また，キャッシュ
ヒット時にはバス１０１上のデータと２次キャッシュ５
内のデータとの比較チェックを行う。これにより，２次
キャッシュの出力バッファを除く部分のハードウェアの
診断が２次キャッシュ４に対する診断時に行われること
になる。

【００６５】次に，本発明の他の実施の形態について説
明する。この実施の形態は，２キャッシュへの診断モー
ドの指示手段に特徴があり，他の構成及び動作について
は，上述の実施例と同じである。

【００６６】上述の実施例では，２次キャッシュに診断
モード用の専用の入力を持ち，診断モードの指示を実行
しているが，診断モードの２次キャッシュへの指示形態
としては，２次キャッシュ内部に診断モードを示すレジ
スタを設け，バスを経由するプロセッサからの指示で該
診断モードレジスタのセットを行い，診断モードレジス
タの出力を２次キャッシュ内部で診断モードとして使用
するようにしてもよい。

【００６７】また，２次キャッシュの診断モード時のデ
ータ不一致検出結果を２次キャッシュの出力信号として
装置の障害検出回路の入力とするとともに，通常動作時
にも半分の２次キャッシュを診断モードとすることによ
り，２次キャッシュの容量は半分となるが，常に比較チ
ェックを行うため，高信頼度の２次キャッシュとするこ
ともできる。

【００６８】

【発明の効果】本発明によれば，以上に説明したよう
に，２次キャッシュに少量のハードウェアを追加するこ
とにより，２個以上の２次キャッシュが接続される装置
の２次キャッシュのハードウェア診断の実行にかかる時
間を１個の２次キャッシュのハードウェア診断にかかる
時間と同程度に短縮することができ，２次キャッシュの
容量増加による装置の初期診断またはハードウェア診断
の実行にかかる時間を短縮出来る効果がある。

【図面の簡単な説明】

【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図

【図２】本発明の２次キャッシュの一実施例を示すブロ
ック図

【図３】図２における診断回路１５の詳細ブロック図

【図４】従来の２次キャッシュを備えた情報処理装置の
例を示すブロック図

【符号の説明】

１ プロセッサ ３ 主記憶装置 ４ ２次キャッシュ ５ ２次キャッシュ ６ バス／メモリ制御回路 １１ データ出力３ステートバッファ １２ データ入力バッファ １３ バスデータ制御回路 １４ キャッシュ用記憶回路 １５ 診断回路 ２３ データ不一致検出回路 ２４ データ不一致格納レジスタ ２５ バス出力バッファイネーブル生成回路 ２６ 診断制御回路 ２７ １個目の２次キャッシュＩＤデータ生成回路 ２８ ２次キャッシュＩＤ及び個数情報選択回路 ５１ 診断プログラム １０１ プロセッサバス １０２ 診断モード信号（０固定） １０３ 診断モード信号 １０４ メモリ制御信号 １０５ バス制御信号 １０６ バス制御信号 １０７ バス制御信号 １０８ クランプ信号 １０９ クランプ信号 １１１ イネーブル信号 １１２ ２次キャッシュ出力データ １１３ ２次キャッシュ入力データ １１４ バス制御用信号 １１６ キャッシュ用記憶回路出力信号 １１７ キャッシュ用記憶回路入力信号 １１８ 格納レジスタ制御信号 １１９ 不一致信号 １２０ 不一致検出信号 １２１ ２次キャッシュＩＤ及び個数を示す信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 総容量が、主記憶装置およびプロセッサ
   との間のバス上に接続される個数により増減可能な２次
   キャッシュメモリにおいて，診断時には，２個目以降の
   ２次キャッシュを１個目の２次キャッシュと同等に見せ
   る手段と，診断時には，キャッシュヒット時に前記バス
   へのデータ出力を抑制する手段と，診断時には，キャッ
   シュヒット時に１個目の２次キャッシュが前記バスに出
   力したデータとキャッシュヒットにより選択されたデー
   タとを比較する手段と，前記比較結果を記憶格納する手
   段と，前記記憶格納した値をプロセッサに通知する手段
   とを設けたことを特徴とする２次キャッシュメモリ。
2. 【請求項２】 総容量が、主記憶装置およびプロセッサ
   との間のバス上に接続される個数により増減可能な２次
   キャッシュメモリにおいて，１個目の２次キャッシュＩ
   Ｄを生成する回路と，診断モード時には該回路を選択す
   る選択回路と，該選択された１個目の２次キャッシュＩ
   Ｄにより，２個目以降の２次キャッシュであっても，１
   個目の２次キャッシュと同一の上位アドレスビットをキ
   ャッシュ用記憶回路へ出力するバス／メモリ制御回路
   と，キャッシュヒット時には，前記バス／メモリ制御回
   路を介して前キャッシュ用記憶回路からのデータを前記
   バスへ出力するが，診断時には，出力を抑止されるデー
   タ出力３ステートバッフアと，診断時には，キャッシュ
   ヒット時に１個目の２次キャッシュが前記バスに出力し
   たデータとキャッシュヒットにより前記キャッシュ用記
   憶回路から読み出されたデータとを比較するデータ不一
   致検出回路と，該比較結果を格納するデータ不一致格納
   レジスタとを有し、 該レジスタの出力を前記バス／メモリ制御回路，前記デ
   ータ出力３ステートバッフアおよび前記バスを介して前
   記プロセッサへ通知することを特徴とする２次キャッシ
   ュメモリ。
3. 【請求項３】 総容量が、主記憶装置およびプロセッサ
   との間のバス上に接続される個数により増減可能な２次
   キャッシュメモリの診断方法であって，診断時には，２
   個目以降の２次キャッシュを１個目の２次キャッシュと
   同等に見せる手順と，診断データを主記憶装置から読み
   出した後，再度同一アドレスを読み出すことにより１個
   目の２次キャッシュを診断する手順と，該読み出し時
   に，２個目以降の２次キャッシュでヒットしても前記バ
   スへのデータ出力を抑制する手順と，キャッシュヒット
   時に１個目の２次キャッシュが前記バスに出力したデー
   タと２個目以降の２次キャッシュのキャッシュ用記憶回
   路から読み出されたされたデータとを比較する手順と，
   前記比較結果を記憶格納する手順と，前記記憶格納した
   値を前記プロセッサに通知する手順とを有することを特
   徴とする２次キャッシュメモリの診断方法。
4. 【請求項４】 請求項１または請求項２記載の２次キャ
   ッシュメモリを複数個備えたことを特徴とする情報処理
   装置。
5. 【請求項５】 請求項３記載の２次キャッシュメモリの
   診断方法を採用したことを特徴とする情報処理装置。