JPH0746330B2

JPH0746330B2 - データ処理装置

Info

Publication number: JPH0746330B2
Application number: JP60068974A
Authority: JP
Inventors: 誠花輪; 忠彦西向井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-03
Filing date: 1985-04-03
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS61228543A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は緩衝記憶装置の故障診断機能を有するデータ処
理装置に係る。

〔発明の背景〕

緩衝記憶装置は主記憶装置に比べ高速であるが小容量の
記憶素子で構成されており、記憶装置のアクセス時間が
等価的に短縮でき、また、大容量の主記憶装置にアクセ
ス時間の遅い安価な記憶素子を用いることができ、コス
ト性能比を高めることができる。このため多くの電子計
算機に使用され、最近では不可欠の構成要素となってい
る。このような緩衝記憶装置の正常動作を保証するため
に、その故障検出をいかに行うかが問題である。

LSI内蔵メモリの試験方法としては、スタティクメモリ
に関してと、特開昭58−205992号公報があり、RAMに関
して特開昭58−205993号公報があり、それぞれ専用の検
査回路を設けている。

しかし、このような緩衝記憶装置において、アドレス連
想部やデータ記憶部の動作は実行時に設定されたアドレ
スやデータに依存しており、その動作が正しく実行され
ているか否かを故障診断する専用回路が複雑となるとい
う問題点があった。

また、近年LSIの集積度が向上したため、連想メモリを
緩衝器奥装置として同一LSIの中に内蔵したマイクロプ
ロセッサを実現することも考えられる。連想メモリはタ
グ部とデータ部より成り、タグ部を検索することによっ
て一致したタグに対応するデータ又は命令を読出すこと
ができるメモリである。しかし、連想メモリのアクセス
がLSIチップの中だけで閉じているため診断が難しく、
また、連想メモリを個別にチェックするためには診断用
回路が必要であり複雑になるという欠点があった。

また、従来の技術で緩衝記憶装置の故障診断を行うため
にはデータ処理装置は通常のプログラムの実行を一時中
断せざるを得ない。しかし、実用的見地からは、通常の
プログラム実行時にこの故障診断に行えることが望まし
い。

〔発明の目的〕

本発明の目的は上述したような問題点を解決するため、
簡単な回路で緩衝記憶装置の故障診断を実施しうるデー
タ処理装置を提供することにある。

更に本発明の他いの目的は通常のプログラムを実行しな
がら緩衝記憶装置の故障診断を実行しうるデータ処理装
置を提供することにある。

〔発明の概要〕

このため、緩衝記憶装置を故障診断するときは、主記憶
と緩衝記憶を同時にフェッチし、それぞれから読み出さ
れたデータを比較することによって緩衝記憶内の故障を
検出するようにした。

〔発明の実施例〕

以下、本発明の一実施例を図面に従って詳細に説明す
る。

第１図が本発明によるマイクロプロセッサシステムのブ
ロック図であり、100はマイクロプロセッサ（中央処理
装置）、200は主記憶装置、300は緩衝記憶装置、301は
アドレス連想部、303はデータ記憶部、305はマルチプレ
クサ、401はHit信号抑止回路、402はデータ比較器であ
る。なお500はテスト制御回路である。オペレータある
いは他の方法により故障診断モードのセット，リセット
を行いうる回路である。

この回路500はマイクロプロセッサ100、緩衝記憶300と
を有するLSI上に設けることが望ましいが、LSI外に設け
てもよい。マイクロプロセッサ100は記憶装置をアクセ
スし、命令やデータをフェッチする時、その番地（アド
レス）をアドレスバス101へ出力し、リード指示信号105
を出力する。緩衝記憶装置300はこのアドレス101を受け
て、アドレス連想部301においてこのアドレス101に該当
する主記憶の写しが緩衝記憶装置内に存在するか否かを
判定する。もし存在する場合にはHit信号302をアサート
し、データ記憶部303よりデータ304を出力する。テスト
モード信号400がセットされていないときには、インバ
ータ405のオン出力により、アンドゲート401がオンであ
るので、Hit信号302はマルチプレクサ305へ与えられて
マルチプレクサ305はHit信号302により制御されデータ3
04をデータバス102へ出力し、かつ、ヒット信号を転送
終了報告（ACK）として線107を介してマイクロプロセッ
サ100へ転送し、転送終了報告107を出力する。また、ア
ンドゲート401のアサート出力は、インバータ310を介し
てアンドゲート311に与えられるので、リード指示信号1
05は線320に与えられることはなく、主記憶300はアクセ
スされない。また、もし存在しない場合にはHit信号302
はネゲートされ、ANDゲート311より主記憶リード指示信
号320を出力する。主記憶装置200は該当するデータを読
出しデータバス201へ出力し、同時に、転送終了報告信
号203を出力する。マルチプレクサ305は外部の主記憶装
置200より読出されたデータ201をデータバス102へ出力
し、ACK信号203を線107を介してマイクロプロセッサ100
へ転送する。

また、主記憶200より読み出されたデータ201およびアド
レス101はそれぞれデータ記憶部303およびアドレス連想
部301に書き込まれる。このとき、アドレス連想部301の
出力302は０のままであるので、この出力302のインバー
タ409による反転出力と読出し指示信号105を入力とする
アンドゲート408がオンとなり書き込み信号として利用
される。

次にライト時の動作について説明する。マイクロプロセ
ッサ100からのライト指示106によって、緩衝記憶装置30
0はアドレス連想部を動作させ、該当するアドレスのデ
ータが存在するか否かを判定し、存在する場合には、デ
ータ記憶部303の内容を更新する。存在しない場合に
は、データの書き込みは行なわない。勿論、書き込みす
るように修正することも可能である。一方、ライト指示
106は主記憶装置200へ素通しされ、直ちに書込み動作が
行なわれる。書込み動作が正常に終了すると、主記憶装
置200は終了報告信号203を出力し、これを受けて緩衝記
憶装置300は転送終了報告信号107を出力する。

次に、緩衝記憶装置300の故障診断モードのときの動作
について説明する。制御信号400は動作モードをテスト
制御回路500から指定するための信号で、本信号をアサ
ートすることにより故障診断モードとなる。マイクロプ
ロセッサ100がプログラムを実行してアドレス101および
リード要求105を送出してメモリフェッチを行うと、リ
ード要求105に応答してアドレス連想部301が動作し、マ
イクロプロセッサ100が要求したデータのアドレスがア
ドレス連想部301に存在すると、アドレス連想部301はHi
t信号302をアサートする。

しかし、アサートされている制御信号400の反転信号に
よりAND回路401でHit信号302は抑止される。アンドゲー
ト401のネゲート出力はインバータ310を経て、アンドゲ
ート311に入力され、リード要求320が主記憶装置200へ
送られ、主記憶装置200に対してフェッチ動作を指令す
る。マルチプレクサ305はアンドゲート401のネゲート出
力に応答して主記憶装置200より、データバス201および
線203へ与えられる。読出したデータおよび読出し完了
信号（ACK）をそれぞれデータバス102および線107へ出
力しマイクロプロセッサ100へ転送する。マイクロプロ
セッサ100は線107上のACK信号に応答してデータバス102
上のデータを受信するとともに２次の命令の実行をす
る。

一方、緩衝記憶装置200では入力アドレス101に対応した
データをデータ記憶部303より読出し、比較器402によっ
て、主記憶装置200から読出したデータ201とデータ記憶
部303から読出したデータ304とを比較し、データの不一
致を検出し、上記のように故障診断モードで、アドレス
連想がHitのとき、もし不一致ならば信号403をアサート
して外部のテスト制御回路500へ報告する。

テスト制御回路は、診断モードのとき不一致検出信号40
3がアサートすると、マイクロプロセッサ100に対して、
割込み要求501を出力する。したがって、故障診断モー
ドのときマイクロプロセッサ100を動作させつつ緩衝記
憶装置300の故障診断を行うことができ、また、その結
果をマイクロプロセッサ100は割込み要求としてプログ
ラムを実行中に知ることができる。

一方、アドレス検索の結果、マイクロプロセッサ100が
要求したデータのアドレスがアドレス連想部に存在して
いない場合には、通常の動作モードの場合と同様にHit
信号302がアサートされないので、ゲート311,310により
主記憶リード指示320が出力され、主記憶の内容を読出
す。このとき、データ記憶部303からの出力304は不定で
あり、比較器402の出力も不定となるが、ANDゲート404
により、Hit信号302がネゲートの時は不一致検出信号40
3を出力しない。

また、マイクロプロセッサ100よりライト指示106が発行
された時には、故障診断モードであっても通常動作モー
ドの場合と同様に、アドレス連想部301を検索した結果
該当するアドレスが存在する場合にはデータ記憶部303
内の対応するデータを更新する。従って、データ記憶部
303が正常に動作しているかぎり、内部のデータは常に
主記憶装置200内のデータと一致しているはずである。

なお、本実施例では、緩衝記憶内の所望のデータの有無
に関係なく、主記憶へフェッチを行う手段として、アサ
ート信号をネゲートする回路で実現しているが、この
他、緩衝記憶装置の制御を行う回路に本機能を追加する
等の実現手段がある。

〔発明の効果〕

以上説明したごとく本発明によれば、Hit信号を抑止す
るための診断モードと読出しデータの不一致を検出する
回路を追加するだけで、従来故障診断が難しかった緩衝
記憶装置や連想メモリを診断モードでプログラムを実行
することによって容易に診断できるという効果がある。

更に、緩衝記憶を同一LSI上に内蔵したマイクロプロセ
ッサのように、LSIの内部状態を容易に診断できない場
合、本発明の診断方式を適用すると、診断モードにてプ
ログラムを実行することによって、LSIの自己テストを
行うことができる。

また、正常動作実行中に、診断を行うようにすることも
可能となる。

【図面の簡単な説明】

第１図は本発明によるテスト診断回路を具備した緩衝記
憶装置を用いた電子計算機システムのブロック図であ
る。 100……中央処理装置（またはマイクロプロセッサ）,20
0……主記憶装置,300……緩衝記憶装置,301……アドレ
ス連想部,302……データ記憶部,302……Hit信号,305…
…マルチプレクサ,400……診断モード制御信号,401……
Hit信号抑止回路,402……データ比較器,403……故障検
出出力信号。

Claims

【特許請求の範囲】

【請求項１】主記憶装置と、該主記憶装置上の命令又はデータの一部の写しを記憶す
るための緩衝記憶装置と、該主記憶装置又は該緩衝記憶装置をプログラム命令に応
答してアクセスしてプログラム命令を実行する中央処理
装置と、該中央処理装置から出力される該主記憶装置に対する読
み出し要求とメモリアドレスとを該主記憶装置と該緩衝
記憶装置の両方に送出する送出手段と、該読み出し要求と該メモリアドレスとに応答して該主記
憶装置と該緩衝記憶装置のそれぞれから読み出された記
憶信号を比較し、比較の結果を該緩衝記憶装置の故障診
断結果として出力する故障診断手段とを有し、かつ、該送出手段は、故障診断モードを指定する信号が
与えられたときには、該読み出し要求を該主記憶装置と
該緩衝記憶装置の両方に送出し、該故障診断モード指定
信号が与えられないときには、該緩衝記憶装置に該読み
出し要求をまず送出し、該緩衝記憶装置からそのメモリ
アドレスに対する信号が読み出された場合は該読み出さ
れた信号を該中央処理装置に送出し、読み出されない場
合には、該主記憶装置から読み出した信号を該中央処理
装置に送出するとともに、該緩衝記憶装置に記憶するも
のであることを特徴とするデータ処理装置。
【請求項２】該故障診断手段は、該読み出しアドレスに
対する記憶信号が現に該緩衝記憶装置に記憶されている
ことを示すヒット信号に応答して該故障診断結果を出力
するものであることを特徴とする特許請求の範囲第１項
に記載のデータ処理装置。
【請求項３】該中央処理装置は、該故障診断結果に応答
して割り込み信号を発生する手段に接続され、該割り込
み信号に応答して該緩衝記憶装置の故障に対する例外処
理ルーチンを実行する手段を有することを特徴とする特
許請求の範囲第１項に記載のデータ処理装置。