JPH05210598A - コンピューターのメモリ試験方法 - Google Patents
コンピューターのメモリ試験方法Info
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- JPH05210598A JPH05210598A JP4258907A JP25890792A JPH05210598A JP H05210598 A JPH05210598 A JP H05210598A JP 4258907 A JP4258907 A JP 4258907A JP 25890792 A JP25890792 A JP 25890792A JP H05210598 A JPH05210598 A JP H05210598A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】コンピューターがそのプログラムを走らせるの
に使用するプロセッサを関与させることなくコンピュー
ターのメモリを試験する装置を与える。 【構成】この試験はメモリにつながるデータバス９およ
びアドレスバス１２に「撚り合わされる」試験回路によ
り行われる。撚り合わせの後、試験回路はすべてのメモ
リアドレスに試験ワードを書き込む。次いで試験回路は
各アドレスを読み、正しさの試験を行う。もしもエラー
が発見されると、そのエラーのアドレスが格納される。
多重メモリボード付きコンピューターでは各メモリボー
ド毎に別個の試験回路を設ける。その結果各ボードの試
験は同時的に（かつおそらくは非同期的に）進行し、短
時間で試験を完了する。
に使用するプロセッサを関与させることなくコンピュー
ターのメモリを試験する装置を与える。 【構成】この試験はメモリにつながるデータバス９およ
びアドレスバス１２に「撚り合わされる」試験回路によ
り行われる。撚り合わせの後、試験回路はすべてのメモ
リアドレスに試験ワードを書き込む。次いで試験回路は
各アドレスを読み、正しさの試験を行う。もしもエラー
が発見されると、そのエラーのアドレスが格納される。
多重メモリボード付きコンピューターでは各メモリボー
ド毎に別個の試験回路を設ける。その結果各ボードの試
験は同時的に（かつおそらくは非同期的に）進行し、短
時間で試験を完了する。
Description
【０００１】
【産業上の利用分野】本発明はコンピューター内のメモ
リの試験に関し、とくに立ち上げルーチン期間中に行わ
れる試験に関する。
リの試験に関し、とくに立ち上げルーチン期間中に行わ
れる試験に関する。
【０００２】
【従来の技術】パーソナルコンピューターおよびマイク
ロコンピューターは現在多量のランダムアクセスメモリ
を具えたものが生産されている。ユーザーがこうしたコ
ンピューターを立ち上げるとき、メモリは故障試験を受
ける。この試験は試験プログラムを実行するプロセッサ
（または多重プロセッサ機ではそのために指定されたプ
ロセッサ）により行われる。この試験プログラムは以下
のことを行う。（１）各メモリロケーションにデータを
書き込む。（２）そのデータを読み取る。（３）読み取
ったデータをエラーの有無について検査する。
ロコンピューターは現在多量のランダムアクセスメモリ
を具えたものが生産されている。ユーザーがこうしたコ
ンピューターを立ち上げるとき、メモリは故障試験を受
ける。この試験は試験プログラムを実行するプロセッサ
（または多重プロセッサ機ではそのために指定されたプ
ロセッサ）により行われる。この試験プログラムは以下
のことを行う。（１）各メモリロケーションにデータを
書き込む。（２）そのデータを読み取る。（３）読み取
ったデータをエラーの有無について検査する。
【０００３】メモリの大容量化が果てしなく続く状況の
下で、この試験に要する時間がコンピューターの利用性
を遅らせるという不便を来たす。さらに当該プロセッサ
は試験活動のために占領され、他のタスクのために使用
できない。
下で、この試験に要する時間がコンピューターの利用性
を遅らせるという不便を来たす。さらに当該プロセッサ
は試験活動のために占領され、他のタスクのために使用
できない。
【０００４】
【発明が解決しようとする課題】そこで本発明はコンピ
ューターのための改良されたメモリ試験システムを与え
ることを課題とする。
ューターのための改良されたメモリ試験システムを与え
ることを課題とする。
【０００５】本発明の別の課題は、中央処理プロセッサ
と独立に動作するメモリ試験システムを与えることであ
る。
と独立に動作するメモリ試験システムを与えることであ
る。
【０００６】
【課題を解決するための手段】コンピューターはいくつ
かのメモリボードを有することができる。本発明の一形
態では、各モード毎に別個のメモリテスターが設けられ
る。各テスターはプロセッサにより発行される信号に応
答して、他のものから独立にそれ自身のボードを試験
し、そのプロセッサにとおて利用可能なレジスタ内にエ
ラーデータを格納する。
かのメモリボードを有することができる。本発明の一形
態では、各モード毎に別個のメモリテスターが設けられ
る。各テスターはプロセッサにより発行される信号に応
答して、他のものから独立にそれ自身のボードを試験
し、そのプロセッサにとおて利用可能なレジスタ内にエ
ラーデータを格納する。
【０００７】
【実施例】図１はコンピューター内のいくつかのメモリ
ボードを例示する。各メモリボードはデータバスおよび
アドレスバスの両方に接続されている。「メモリボー
ド」はメモリコントローラと共に一以上のメモリバンク
を含むプリント回路ボードである。ボード、バンク、お
よびコントローラは本技術分野で公知である。
ボードを例示する。各メモリボードはデータバスおよび
アドレスバスの両方に接続されている。「メモリボー
ド」はメモリコントローラと共に一以上のメモリバンク
を含むプリント回路ボードである。ボード、バンク、お
よびコントローラは本技術分野で公知である。
【０００８】本発明は点線で囲んだブロック３内に存在
する。図２は一つのブロック３の拡大図である。（実際
のブロック３は図２には示してない。） 各ブロック
は、マルチプレクサＭＵＸ１、ＭＵＸ２によってデータ
バス、アドレスバスに相互接続することができる試験回
路を含む。すなわち、本発明が動作しているときは前記
マルチプレクサは図２（ａ）に示す接続を構築する。本
発明は図２（ｂ）の接続がされているときは、動作しな
い。従って本発明が動作していないときは、本発明は実
際上、図２（ｂ）に示すようにコンピューターシステム
全体にとって見えない存在である。
する。図２は一つのブロック３の拡大図である。（実際
のブロック３は図２には示してない。） 各ブロック
は、マルチプレクサＭＵＸ１、ＭＵＸ２によってデータ
バス、アドレスバスに相互接続することができる試験回
路を含む。すなわち、本発明が動作しているときは前記
マルチプレクサは図２（ａ）に示す接続を構築する。本
発明は図２（ｂ）の接続がされているときは、動作しな
い。従って本発明が動作していないときは、本発明は実
際上、図２（ｂ）に示すようにコンピューターシステム
全体にとって見えない存在である。
【０００９】図３に示すように、本発明は以下の二つの
シーケンスを行う。 第一シーケンス（図３のブロック９） １．バス６上に当該メモリボード上の最下位アドレスを
書き込む。 ２．バス９上に、既知データワードを書き込む。こので
データワードはステップ１．のアドレスに書き込まれ
る。 ３．上記アドレスを増大し、ステップ１．で始まるシー
ケンスを反復する。
シーケンスを行う。 第一シーケンス（図３のブロック９） １．バス６上に当該メモリボード上の最下位アドレスを
書き込む。 ２．バス９上に、既知データワードを書き込む。こので
データワードはステップ１．のアドレスに書き込まれ
る。 ３．上記アドレスを増大し、ステップ１．で始まるシー
ケンスを反復する。
【００１０】このデータワードがすべてのメモリロケー
ションに書き込まれた後、本発明は第二シーケンスに進
む。 第二シーケンス（図３のブロック１４） ４．バス６上に当該メモリボード上の最下位アドレスを
書き込む。 ５．ステップ４．で書き込んだばかりのアドレスでデー
タを読み取る。このデータはバス１２上で読まれる。 ６．読み取ったばかりの上記データを、第一シーケンス
で書き込んだ元のデータに照らして調べる。もしも不一
致があれば、本発明はエラーフラッグを立て、そのデー
タが読み取られたアドレスを記録する。 ７．アドレスを増大し、ステップ４．に始まるシーケン
スを反復する。
ションに書き込まれた後、本発明は第二シーケンスに進
む。 第二シーケンス（図３のブロック１４） ４．バス６上に当該メモリボード上の最下位アドレスを
書き込む。 ５．ステップ４．で書き込んだばかりのアドレスでデー
タを読み取る。このデータはバス１２上で読まれる。 ６．読み取ったばかりの上記データを、第一シーケンス
で書き込んだ元のデータに照らして調べる。もしも不一
致があれば、本発明はエラーフラッグを立て、そのデー
タが読み取られたアドレスを記録する。 ７．アドレスを増大し、ステップ４．に始まるシーケン
スを反復する。
【００１１】ボード上のすべてのアドレスが読み取ら
れ、調べられた後、本発明は図４（後に詳述する）の
「試験進行中」線上に信号を発行する。この信号は試験
が完了したことを当該プロセッサに示し、プロセッサが
所望すればステップ６．で記録した故障ロケーションに
関するデータにアクセスすることを許す。
れ、調べられた後、本発明は図４（後に詳述する）の
「試験進行中」線上に信号を発行する。この信号は試験
が完了したことを当該プロセッサに示し、プロセッサが
所望すればステップ６．で記録した故障ロケーションに
関するデータにアクセスすることを許す。
【００１２】この方法はいくつかのボードを、シーケン
スでなく同時的に試験する。従って時間の節約になる。
また中央プロセッサ（または一群のプロセッサ）は試験
開始およびその結果の読み取りを除き、試験手順に関与
しない。
スでなく同時的に試験する。従って時間の節約になる。
また中央プロセッサ（または一群のプロセッサ）は試験
開始およびその結果の読み取りを除き、試験手順に関与
しない。
【００１３】上記の説明は簡略なものである。本発明の
詳細を以下に述べる。
詳細を以下に述べる。
【００１４】図４および５は本発明をより詳細の例示す
る。これらの図面の成分は二つの段階すなわち概観と詳
細とに分けて説明する。
る。これらの図面の成分は二つの段階すなわち概観と詳
細とに分けて説明する。
【００１５】
【概観】図４の「走査回路」は「走査アドレスカウン
タ」を動作状態に投入する。この走査アドレスカウンタ
はアドレスシーケンスを「アドレスマルチプレクサ（こ
れは図２のＭＵＸ２に相当する）に配給する。このマル
チプレクサはこのシーケンスを図４のバス６に通過させ
る。その間、「トップアドレス比較器」で各アドレスが
比較される。その際、シーリングアドレス（ceiling ad
dress）が「トップ（ＴＯＰ）レジスタ」内に収容され
る。二つのアドレスが等しいときは、ボード内のこのシ
ーリングアドレスに到達されており、アドレス増大は停
止する。
タ」を動作状態に投入する。この走査アドレスカウンタ
はアドレスシーケンスを「アドレスマルチプレクサ（こ
れは図２のＭＵＸ２に相当する）に配給する。このマル
チプレクサはこのシーケンスを図４のバス６に通過させ
る。その間、「トップアドレス比較器」で各アドレスが
比較される。その際、シーリングアドレス（ceiling ad
dress）が「トップ（ＴＯＰ）レジスタ」内に収容され
る。二つのアドレスが等しいときは、ボード内のこのシ
ーリングアドレスに到達されており、アドレス増大は停
止する。
【００１６】アドレスがバス６上に配置された後、図５
の「データマルチプレクサ」（これは図２のＭＵＸ１に
相当する）が「データパターンレジスタ」からデータパ
ターンまたはデータワードをとり、そのパターンをバス
９に配給する。このデータパターンは次いで図４の「Ｄ
ＲＡＭサイクル発生器」により発生された信号の指令の
下に、バス６上のアドレスに書き込まれる。このデータ
パターンは図１に示すメモリコントローラに送られる。
の「データマルチプレクサ」（これは図２のＭＵＸ１に
相当する）が「データパターンレジスタ」からデータパ
ターンまたはデータワードをとり、そのパターンをバス
９に配給する。このデータパターンは次いで図４の「Ｄ
ＲＡＭサイクル発生器」により発生された信号の指令の
下に、バス６上のアドレスに書き込まれる。このデータ
パターンは図１に示すメモリコントローラに送られる。
【００１７】ボード内のすべてのアドレスがこのデータ
パターンで書き込まれた後、アドレス指定が再び開始さ
れる。但しそれは読み取りのためである。各読み取りオ
ペレーションの期間中、図５の「データ比較器」は各ア
ドレスにおけるデータを、レジスタ「テストデータ」内
に収納されているデータパターン（ＤＡＴＡ ＰＡＴＴ
ＥＲＮ）と比較する。もしも不一致があると、データ比
較器は走査エラー信号ＳＣＡＮ ＥＲＲＯＲを発行す
る。さらにもう一つの型のエラー検査が行われる。すな
わち、それはエラー訂正コード（ＥＣＣ）のパリティ検
査である。この検査はブロック「ＥＣＣパリティ検査」
により行われる。もしも不一致があると、ＥＣＣ ＥＲ
ＲＯＲ信号が発生される。マルチプレクサＭＵＸ２１は
そのエラーを図４の「走査制御」回路に補給する。
パターンで書き込まれた後、アドレス指定が再び開始さ
れる。但しそれは読み取りのためである。各読み取りオ
ペレーションの期間中、図５の「データ比較器」は各ア
ドレスにおけるデータを、レジスタ「テストデータ」内
に収納されているデータパターン（ＤＡＴＡ ＰＡＴＴ
ＥＲＮ）と比較する。もしも不一致があると、データ比
較器は走査エラー信号ＳＣＡＮ ＥＲＲＯＲを発行す
る。さらにもう一つの型のエラー検査が行われる。すな
わち、それはエラー訂正コード（ＥＣＣ）のパリティ検
査である。この検査はブロック「ＥＣＣパリティ検査」
により行われる。もしも不一致があると、ＥＣＣ ＥＲ
ＲＯＲ信号が発生される。マルチプレクサＭＵＸ２１は
そのエラーを図４の「走査制御」回路に補給する。
【００１８】エラーに応答して、走査制御回路は、ＨＯ
ＬＤ信号を通してレジスタ「エラーラッチ」に格納され
ているアドレスが「エラー格納レジスタ」内に格納され
るべきことを指令する。この段階のオペレーションは現
在の故障メモリロケーションのアドレスを記録する。
ＬＤ信号を通してレジスタ「エラーラッチ」に格納され
ているアドレスが「エラー格納レジスタ」内に格納され
るべきことを指令する。この段階のオペレーションは現
在の故障メモリロケーションのアドレスを記録する。
【００１９】
【詳細】各部のオペレーションの詳細は以下の通りであ
る。走査アドレスカウンタ（図４） 線１５上の信号
がカウンタを作動させ、このカウンタをゼロにリセット
する。その後各ＣＯＵＮＴ信号がカウンタを１だけ増大
させる。トップアドレス比較器 （図４） レジスタス「ＴＯＰ」
がボード内の最高アドレスを示す数を含む。この数はプ
ロセッサ、メモリボード上のＤＩＰスイッチ、または他
の適当な装置のいずれかにより与えられる。、この比較
器は走査アドレスカウンタにより発生されたアドレスを
レジスタＴＯＰ内のアドレスと比較する。それらが等し
くなると、ＭＡＴＣＨ信号が発生される。これは図３の
バス６上に加えられたアドレスがレジスタトップ内のア
ドレスに等しくなったことを示す。従ってこの時点でそ
のボード上すべてのアドレスがアクセスされたことにな
る。アドレスマルチプレクサ （図４。ただし図２にもＭＵＸ
２として記載されている） このマルチプレクサは利
用可能な二つのアドレスの一方を選択し、それを図３の
バス６を経由してメモリに送る。利用可能なアドレス
は、（１）図１および図４のアドレスバス（これはシス
テムアドレスバスである）上のアドレスと、（２）走査
アドレスカウンタにより与えられるアドレスである。メ
モリテスト期間中、後者アドレスが選択される。メモリアドレスエラーラッチ （図４） このラッチは
現在メモリに印加される（図２のバス６上の）アドレス
を保持するレジスタである。もしもそのメモリアドレス
にエラーが検出されると（これについては後述する）、
このラッチに収容されているアドレスが維持され、エラ
ーフラッグが解除されるまでそれ以上は上書きされな
い。データパターンレジスタ （図５） このレジスタは使用
されるべきデータパターンすなわちデータワードを含
む。このパターンは各メモリロケーションに書き込まれ
る。使用されるこの特定のパターンはプロセッサにより
データパターンレジスタ中に負荷される。このパターン
はもちろん変更できる。データ比較器 （図５） この比較器は前に（図２のバス
６上の）メモリアドレスに（図２のバス９上で）書き込
まれたデータを、元のデータパターンと比較する。元の
データパターンはデータパターンレジスタ内に保持され
る。もしも不一致があると、走査エラー信号ＳＣＡＮ
ＥＲＲＯＲが発生される。データマルチプレクサ （図５。ただし図２にもＭＵＸ１
と示されている。）このマルチプレクサは二つの利用可
能なデータワードの一方を選択し、それをメモリに送
る。この利用可能なワードは（１）データバス上のワー
ド、および（２）データパターンレジスタにより与えら
れるワード、である。メモリテスト期間中は後者（２）
のデータが選択される。正規コンピューターオペレーシ
ョン期間中は、前者が選択される。走査制御器 （図４） これは次のオペレーションを行
う。 （１）走査制御器はプロセッサからＴＥＳＴ ＳＴＡＲ
Ｔ信号を受信し、「走査アドレスカウンタ」に適当な信
号を発行することにより試験シーケンスを開始する。ま
たこの制御器はＭＵＸ１およびＭＵＸ２を図２（ａ）に
示す状態に切り替える。 （２）走査制御器は適当なシーケンスのイネーブル信号
を図１の関連メモリコントローラおよび「ＤＲＡＭサイ
クル発生器」（図４）に発行する。これらに信号は図２
（ａ）のバス６上のアドレスにデータパターン（これは
バス９上にある）を書き込むため、または書き込まれた
そのデータを読み取り・比較するため、メモリコントロ
ーラがそのそのアドレスを受理するよう指示する。 （３）走査制御器は図５のＭＵＸ２１により発生された
ＤＡＴＡ ＥＲＲＯＲ信号を捕捉し、これに応答して図
４の「エラーラッチ」に（不一致に起因する）エラーの
生じた当該アドレスを保持するよう、命令する。これら
の機能を果たすように装置を設計することは本技術の当
業者には公知である。
る。走査アドレスカウンタ（図４） 線１５上の信号
がカウンタを作動させ、このカウンタをゼロにリセット
する。その後各ＣＯＵＮＴ信号がカウンタを１だけ増大
させる。トップアドレス比較器 （図４） レジスタス「ＴＯＰ」
がボード内の最高アドレスを示す数を含む。この数はプ
ロセッサ、メモリボード上のＤＩＰスイッチ、または他
の適当な装置のいずれかにより与えられる。、この比較
器は走査アドレスカウンタにより発生されたアドレスを
レジスタＴＯＰ内のアドレスと比較する。それらが等し
くなると、ＭＡＴＣＨ信号が発生される。これは図３の
バス６上に加えられたアドレスがレジスタトップ内のア
ドレスに等しくなったことを示す。従ってこの時点でそ
のボード上すべてのアドレスがアクセスされたことにな
る。アドレスマルチプレクサ （図４。ただし図２にもＭＵＸ
２として記載されている） このマルチプレクサは利
用可能な二つのアドレスの一方を選択し、それを図３の
バス６を経由してメモリに送る。利用可能なアドレス
は、（１）図１および図４のアドレスバス（これはシス
テムアドレスバスである）上のアドレスと、（２）走査
アドレスカウンタにより与えられるアドレスである。メ
モリテスト期間中、後者アドレスが選択される。メモリアドレスエラーラッチ （図４） このラッチは
現在メモリに印加される（図２のバス６上の）アドレス
を保持するレジスタである。もしもそのメモリアドレス
にエラーが検出されると（これについては後述する）、
このラッチに収容されているアドレスが維持され、エラ
ーフラッグが解除されるまでそれ以上は上書きされな
い。データパターンレジスタ （図５） このレジスタは使用
されるべきデータパターンすなわちデータワードを含
む。このパターンは各メモリロケーションに書き込まれ
る。使用されるこの特定のパターンはプロセッサにより
データパターンレジスタ中に負荷される。このパターン
はもちろん変更できる。データ比較器 （図５） この比較器は前に（図２のバス
６上の）メモリアドレスに（図２のバス９上で）書き込
まれたデータを、元のデータパターンと比較する。元の
データパターンはデータパターンレジスタ内に保持され
る。もしも不一致があると、走査エラー信号ＳＣＡＮ
ＥＲＲＯＲが発生される。データマルチプレクサ （図５。ただし図２にもＭＵＸ１
と示されている。）このマルチプレクサは二つの利用可
能なデータワードの一方を選択し、それをメモリに送
る。この利用可能なワードは（１）データバス上のワー
ド、および（２）データパターンレジスタにより与えら
れるワード、である。メモリテスト期間中は後者（２）
のデータが選択される。正規コンピューターオペレーシ
ョン期間中は、前者が選択される。走査制御器 （図４） これは次のオペレーションを行
う。 （１）走査制御器はプロセッサからＴＥＳＴ ＳＴＡＲ
Ｔ信号を受信し、「走査アドレスカウンタ」に適当な信
号を発行することにより試験シーケンスを開始する。ま
たこの制御器はＭＵＸ１およびＭＵＸ２を図２（ａ）に
示す状態に切り替える。 （２）走査制御器は適当なシーケンスのイネーブル信号
を図１の関連メモリコントローラおよび「ＤＲＡＭサイ
クル発生器」（図４）に発行する。これらに信号は図２
（ａ）のバス６上のアドレスにデータパターン（これは
バス９上にある）を書き込むため、または書き込まれた
そのデータを読み取り・比較するため、メモリコントロ
ーラがそのそのアドレスを受理するよう指示する。 （３）走査制御器は図５のＭＵＸ２１により発生された
ＤＡＴＡ ＥＲＲＯＲ信号を捕捉し、これに応答して図
４の「エラーラッチ」に（不一致に起因する）エラーの
生じた当該アドレスを保持するよう、命令する。これら
の機能を果たすように装置を設計することは本技術の当
業者には公知である。
【００２０】
【効果】以上のように本発明は中央処理プロセッサと独
立の動作するメモリ試験システムを与える。すなわち当
該プロセッサ（または他のコントローラ）が図４に示す
ように一旦ＴＥＳＴ ＳＴＡＲＴ信号を発行すると、走
査制御回路が試験の残りを処理する。従ってこのプロセ
ッサはその後、試験手順には関与しなくてよい。
立の動作するメモリ試験システムを与える。すなわち当
該プロセッサ（または他のコントローラ）が図４に示す
ように一旦ＴＥＳＴ ＳＴＡＲＴ信号を発行すると、走
査制御回路が試験の残りを処理する。従ってこのプロセ
ッサはその後、試験手順には関与しなくてよい。
【００２１】従って本発明によれば試験がコンピュータ
ーの利用性を遅らせるという不便がない。さらに当該プ
ロセッサが試験活動のために占領され、他のタスクのた
めに使用できないと言う不便がない。
ーの利用性を遅らせるという不便がない。さらに当該プ
ロセッサが試験活動のために占領され、他のタスクのた
めに使用できないと言う不便がない。
【００２２】本発明の範囲内でいろいろの置換、設計変
更が可能である。たとえば図１のブロック３に発行され
るＴＥＳＴ ＳＴＡＲＴ信号はシーケンスで発行される
ことが前提として考えられている。従って図３の各試験
回路は異なる時刻に開始し、一般的には独立に作動し、
互いに非同期的に動作する。しかしブロック３すべてを
同時作動させるべくトリガーを与えることも可能であ
る。
更が可能である。たとえば図１のブロック３に発行され
るＴＥＳＴ ＳＴＡＲＴ信号はシーケンスで発行される
ことが前提として考えられている。従って図３の各試験
回路は異なる時刻に開始し、一般的には独立に作動し、
互いに非同期的に動作する。しかしブロック３すべてを
同時作動させるべくトリガーを与えることも可能であ
る。
【図１】コンピューター内の三つのメモリボードを示す
図である。本発明は点線で囲んだブロック３内に存在
し、各メモリボードのメモリコントローラ内部に存在す
ると見做すことができる。
図である。本発明は点線で囲んだブロック３内に存在
し、各メモリボードのメモリコントローラ内部に存在す
ると見做すことができる。
【図２】図１の点線で囲んだブロック３の拡大図であ
る。
る。
【図３】点線で囲んだブロック３の成分の動作を示す図
である。
である。
【図４】点線で囲んだブロック３内の装置を構成する成
分を示す略線図である。
分を示す略線図である。
【図５】点線で囲んだブロック３内の装置を構成する成
分を示す別の略線図である。
分を示す別の略線図である。
３ 本発明の存するブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー エイ．ホーキー アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、バッキンガム ロード 210
Claims (3)
- 【請求項１】（ａ）一つ以上のプロセッサと、 （ｂ）プロセッサにより発行される信号に応答してメモ
リを試験する装置とを含むことを特徴とするコンピュー
ター。 - 【請求項２】メモリを有するコンピューターにおいて （ａ）メモリの第一領域を試験する装置と、 （ｂ）メモリの第二領域を試験する別の装置とを含むこ
とを特徴とするコンピューター。 - 【請求項３】グループに分割されたメモリであって各該
グループ毎に異なるメモリコントローラで取り扱われる
ようにされた該メモリを有するコンピューターにおいて （ａ）各該コントローラに関連された試験回路であっ
て、該コントローラに所属するグループ内の各メモリア
ドレスを試験する試験回路と、 （ｂ）該コンピューターの正規オペレーション期間中は
各該試験回路をそれぞれのコントローラから孤立させる
手段とを含むことを特徴とするコンピューター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76153391A | 1991-09-18 | 1991-09-18 | |
| US761533 | 1991-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210598A true JPH05210598A (ja) | 1993-08-20 |
Family
ID=25062505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258907A Pending JPH05210598A (ja) | 1991-09-18 | 1992-09-03 | コンピューターのメモリ試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0533375A3 (ja) |
| JP (1) | JPH05210598A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10353040B4 (de) * | 2003-11-13 | 2008-04-30 | Frenzelit-Werke Gmbh & Co Kg | Flachdichtung mit Fixiervorrichtung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342084A (en) * | 1980-08-11 | 1982-07-27 | International Business Machines Corporation | Main storage validation means |
| JPS58122700A (ja) * | 1982-01-15 | 1983-07-21 | Matsushita Electric Works Ltd | メモリチエツク回路 |
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| JPH03138742A (ja) * | 1989-10-25 | 1991-06-13 | Toshiba Corp | メモリシステム |
-
1992
- 1992-09-02 EP EP19920307966 patent/EP0533375A3/en not_active Withdrawn
- 1992-09-03 JP JP4258907A patent/JPH05210598A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0533375A3 (en) | 1993-06-23 |
| EP0533375A2 (en) | 1993-03-24 |
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