WO2016157505A1 - メモリチェック機能を有するｄｍａｃ - Google Patents

メモリチェック機能を有するｄｍａｃ Download PDF

Info

Publication number
WO2016157505A1
WO2016157505A1 PCT/JP2015/060508 JP2015060508W WO2016157505A1 WO 2016157505 A1 WO2016157505 A1 WO 2016157505A1 JP 2015060508 W JP2015060508 W JP 2015060508W WO 2016157505 A1 WO2016157505 A1 WO 2016157505A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
check
memory
read
address
Prior art date
Application number
PCT/JP2015/060508
Other languages
English (en)
French (fr)
Inventor
飯田　博之
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2015/060508 priority Critical patent/WO2016157505A1/ja
Publication of WO2016157505A1 publication Critical patent/WO2016157505A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents

Definitions

  • the present invention relates to a DMA (Direct Memory Access) controller implemented in an embedded system, that is, a memory check device that performs a memory check using a DMAC (Direct Memory Access Controller), an embedded system, and a memory check method.
  • DMA Direct Memory Access
  • DMAC Direct Memory Access Controller
  • the current embedded system realizes a high-performance and high-performance system by using a CPU (Central Processing Unit) and a program for operating the CPU.
  • a CPU Central Processing Unit
  • a main memory that holds and stores programs or data is indispensable.
  • the memory check for confirming the soundness of the main memory is essential in the system operation.
  • the capacity of the main memory is increased and miniaturized with the advancement of semiconductor technology, and the possibility of abnormality occurring in the memory cell increases.
  • ⁇ Embedded systems are also applied to those where safety is important.
  • abnormalities in embedded systems affect social life.
  • an abnormality of an embedded system may be life threatening.
  • One cause of abnormalities in embedded systems is data abnormalities in the memory.
  • the memory stores various data from a program executed by the CPU of the embedded system to intermediate data used in processing. In order to keep the operation of the embedded system sound, it is necessary to detect that the data on the memory is abnormal and to deal with it.
  • Patent Document 1 discloses a technique for performing a memory check using DMAC.
  • An object of the present invention is to provide a memory check device that suppresses an increase in cost by executing a memory check by using a function of a DMAC without interrupting or delaying a process executed by a CPU. .
  • the memory check device is: In a memory check device for checking data stored in a memory, A DMA controller that executes DMA transfer according to a transfer command from the CPU; The DMA controller A check start address storage unit for storing a check start address indicating a position where the check is started; A controller that determines whether or not a DMA transfer is being executed, and outputs a read request for reading data from the memory when it is determined that a DMA transfer is not being executed; When the reading request is output from the control unit, a data reading unit that reads check data including read data to be checked from a position indicated by the check start address; And a determination unit that determines whether or not the read data read by the data reading unit has an error.
  • the DMA controller determines whether or not a DMA transfer is being executed and a check start address storage unit that stores the check start address, and determines that the DMA transfer is not being executed In addition, there is an error in the read data, a control unit that outputs a read request for reading data from the memory, and a data read unit that reads check data including read data from the position indicated by the check start address when the read request is output. And a determination unit that determines whether or not the memory is executed, the memory check can be performed without interrupting or delaying the processing executed by the CPU, and the memory check device with reduced manufacturing cost can be provided.
  • FIG. 1 is a configuration diagram of an embedded system according to Embodiment 1.
  • FIG. 1 is a block configuration diagram of a DMAC according to Embodiment 1.
  • FIG. 3 is a state transition diagram of a DMAC mode according to the first embodiment.
  • FIG. 3 is a flowchart showing an overall operation from reset cancellation after power-on to memory check processing in the DMAC according to the first embodiment.
  • FIG. 3 is a flowchart showing an operation of initialization processing S100 according to the first embodiment.
  • FIG. 3 is a configuration diagram of a check start address storage unit according to the first embodiment.
  • FIG. 4 is a flowchart showing an overall operation of a memory check process S200 according to the first embodiment.
  • FIG. 5 is a flowchart showing the operation of memory-specific memory check processing S203 according to the first embodiment.
  • FIG. 6 is a flowchart showing the operation of ECC memory check processing S302 according to the first embodiment.
  • FIG. 6 is a flowchart showing an operation of CRC memory check processing S303 according to the first embodiment.
  • FIG. 6 is a flowchart showing the overall operation of DMA transfer execution processing S2041 according to the first embodiment.
  • FIG. 6 is a flowchart showing an operation of ECC DMA transfer processing S608 according to the first embodiment.
  • FIG. 6 is a flowchart showing an operation of CRC DMA transfer processing S609 according to the first embodiment.
  • FIG. 3 is a configuration diagram of a code read address calculation unit according to the first embodiment.
  • Embodiment 1 FIG. *** Explanation of configuration *** The configuration of the embedded system 1000 according to the present embodiment will be described with reference to FIG.
  • the embedded system 1000 includes a DMAC 10, a CPU 20, a memory 30, a memory bus 40, and a local bus 50.
  • the DMA controller 10 ⁇ / b> A that is, the DMAC 10 is an example of a memory check device 800 that checks data stored in the memory 30.
  • the DMAC 10 is connected to the CPU 20 by the local bus 50.
  • the DMAC 10 is connected to the memory 30 via the memory bus 40.
  • the DMAC 10 executes DMA transfer according to a transfer command transmitted from the CPU 20 via the local bus 50. Further, the DMAC 10 executes a memory check process for confirming the soundness of the memory 30 via the memory bus 40.
  • the memory bus 40 includes a memory data bus 41 that transfers data to the memory 30 and a memory address bus 42 that transfers addresses to the memory 30.
  • the DMAC 10 includes a control unit 100, a data reading unit 140, and a data writing unit 160.
  • the DMAC 10 includes a local bus IF 270, a DMA address storage unit 280, a timer unit 290, a check start address storage unit 300, and a memory type storage unit 310.
  • the check start address storage unit 300 stores a check start address 301 indicating a position where the check is started.
  • the check start address storage unit 300 receives the data read address 302 and outputs the check start address 301.
  • the DMA address storage unit 280 stores a read address 2811 indicating a position where data is read during DMA transfer, and a write address 2812 indicating a position where data is written during DMA transfer.
  • the DMA address storage unit 280 outputs a read address 2811, a write address 2812, an address including a transfer size, and a transfer size 281.
  • the DMA address storage unit 280 is also referred to as a DMA read / write address storage unit.
  • the read address 2811 is also called a DMA read address
  • the write address 2812 is also called a DMA write address.
  • the control unit 100 controls each component of the DMAC 10 and executes a memory check process.
  • the control unit 100 determines whether or not DMA transfer is being performed, and outputs a read request 101A for reading data from the memory 30 when determining that DMA transfer is not being performed. Further, when it is determined that the DMA transfer is being performed, the control unit 100 outputs a transfer request 101B that requests execution of the DMA transfer.
  • the timing notification 291 is output from the timer unit 290, the control unit 100 starts determining whether or not the DMA transfer is being executed.
  • the control unit 100 outputs a data read address 101, a data write address 102, and an error notification signal 103.
  • the data read address 101 is an example of a read request 101A for reading the read data to be checked from the memory 30, and an example of a transfer request 101B for requesting execution of DMA transfer.
  • the data reading unit 140 receives data via the memory bus 40.
  • the data reading unit 140 reads the check data 142A including the read data 132 to be checked from the position indicated by the check start address 301. Further, when the data read address 101 is output as the transfer request 101B from the control unit 100, the data reading unit 140 reads the check data 142A from the position indicated by the read address 2811.
  • the check data 142A includes read data 132 and an error detection code 131 that detects an error in the read data 132.
  • the data reading unit 140 receives the error detection code and the read data 142 as the check data 142A, and outputs the error detection code and the read data 141.
  • the data writing unit 160 transmits data via the memory bus 40.
  • the data writing unit 160 writes the check data 142A to the write address 2812 when it is determined that there is no error in the read data 132 during execution of the DMA transfer.
  • the data writing unit 160 receives the error detection code and the write data 151 and transmits the error detection code and the write data 161.
  • the local bus IF 270 outputs a DMA read / write address 271, an error detection code base address 272, a DMA activation instruction 273, and a memory type 274.
  • the timer unit 290 outputs a timing notification 291 periodically.
  • the memory type storage unit 310 outputs a memory type 311 indicating the type of the memory 30.
  • the DMAC 10 includes a code check unit 110, a code storage unit 120, an error detection code read data selection 130, and a data and code temporary storage unit 150.
  • the code check unit 110, the code storage unit 120, the error detection code read data selection 130, and the data and code temporary storage unit 150 are used for executing an error check of the memory using the error detection code.
  • the code check unit 110 is an example of a determination unit 110A that determines whether or not there is an error in the read data 132 read by the data reading unit 140.
  • the code checking unit 110 determines whether or not there is an error in the read data 132 based on the read data 132 and the error detection code 131.
  • the code check unit 110 outputs an error check result 111, an error detection code 112, and read data 113.
  • the code check unit 110 is also referred to as an error detection code check unit.
  • the code storage unit 120 outputs an error detection code 121.
  • the code storage unit 120 is also referred to as an error detection code storage unit.
  • the error detection code read data selection 130 outputs an error detection code 131 and read data 132.
  • the data and code temporary storage unit 150 outputs an error detection code and write data 151.
  • the data and code temporary storage unit 150 is also referred to as data and error detection code temporary storage unit.
  • the DMAC 10 includes a code read address storage unit 180, a code read address calculation unit 200, a code write address calculation unit 210, a code base address storage unit 220, and a code write address storage unit 230.
  • the code read address storage unit 180, the code read address calculation unit 200, the code write address calculation unit 210, the code base address storage unit 220, and the code write address storage unit 230 are used for processing the read address and write address of the error detection code. .
  • the code base address storage unit 220 outputs the error detection code base address 221 set by the CPU 20.
  • the code base address storage unit 220 is also referred to as an error detection code base address storage unit.
  • the code read address calculation unit 200 outputs an error detection code read address 201 calculated based on the error detection code base address 221.
  • the code read address calculation unit 200 is also referred to as an error detection code read address calculation unit.
  • the code write address calculation unit 210 outputs an error detection code write address 211 calculated based on the error detection code base address 221.
  • the code write address calculation unit 210 is also referred to as an error detection code write address calculation unit.
  • the code read address storage unit 180 outputs an error detection code read address 181.
  • the code read address storage unit 180 is also referred to as an error detection code read address storage unit.
  • the code write address storage unit 230 outputs an error detection code write address 231.
  • the code write address storage unit 230 is also referred to as an error detection code write address storage unit.
  • the DMAC 10 includes a data read address storage unit 170, a data write address storage unit 240, a read address selection 190, a write address selection 250, and a read / write address selection 260.
  • the data read address storage unit 170 and the data write address storage unit 240 are used for processing related to the read address and write address of data.
  • the read address selection 190, the write address selection 250, and the read / write address selection 260 are used to select the read address and write address of data and error detection codes.
  • the data read address storage unit 170 outputs a data read address 171.
  • the data write address storage unit 240 outputs a data write address 241.
  • the read address selection 190 outputs a read address 191.
  • the write address selection 250 outputs the write address 251.
  • the read / write address selection 260 outputs the memory address 261.
  • the operation of the DMAC 10 according to the present embodiment will be described with reference to FIGS.
  • the DMAC 10 includes a control unit 100 that controls the operation of each constituent unit, and executes the operations described below under the control of the control unit 100.
  • the memory 30 that is a memory check target used in this embodiment is a memory with an ECC (Error Check and Correct) function and a memory without an ECC function. Two examples of the memory 30 used in this embodiment will be described below.
  • ECC code error correction code
  • CRC code bit width in the memory 30 are not limited to the following.
  • Data and ECC error correction codes are output from the memory data bus 41.
  • the error correction code for ECC is called a hamming bit or ECC code. In the present embodiment, it is assumed that the data is 64 bits and the error correction code is 8 bits.
  • the error detection code is assumed to be a cyclic redundancy check code having a bit width of 8, that is, a CRC (Cyclic Redundancy Check) code.
  • the state transition of the mode of the DMAC 10 will be described with reference to FIG.
  • the DMAC 10 has a memory check mode, that is, a memory check mode 2020, and performs a memory check in the memory check mode 2020.
  • the mode in which the memory check is not performed is a non-memory check mode 2010.
  • the memory check mode 2020 and the non-memory check mode 2010 in the DMAC 10 are changed by a memory check operation start instruction 2030 and a memory check mode release 2040 from the CPU 20.
  • the CPU 20 determines whether or not reset is cancelled. In the case of reset cancellation, the CPU 20 proceeds to initialization processing S100. If the reset is not cancelled, the CPU 20 repeats S10 until the reset is cancelled.
  • CPU 20 executes an initialization process S100.
  • the initialization process S100 will be described in detail later.
  • the DMAC 10 determines whether or not there is a memory check operation start instruction 2030. If there is a memory check operation start instruction 2030, the DMAC 10 proceeds to the memory check process S200. If there is no memory check operation start instruction 2030, the DMAC 10 repeats S20 until there is a memory check operation start instruction 2030.
  • the DMAC 10 executes a memory check process S200.
  • the memory check process S200 will be described in detail later.
  • ⁇ Initialization S100> The operation of the initialization process S100 according to the present embodiment will be described with reference to FIG.
  • the CPU 20 sets values necessary for the DMA transfer process and the memory check process in the DMAC 10.
  • the CPU 20 writes a value to each storage unit in the DMAC 10 via the local bus 50 and the local bus IF 270 of the DMAC 10.
  • the initialization process S100 is also referred to as a configuration process.
  • the CPU 20 determines whether the memory 30 is a memory with an ECC function. If the memory 30 is a memory with an ECC function, the process proceeds to S102. If the memory 30 is not a memory with an ECC function, the process proceeds to S103.
  • the CPU 20 sets the error detection code base address 221 in the code base address storage unit 220 of the DMAC 10.
  • the error detection code base address 221 is the head address of the error detection code on the memory 30.
  • the CPU 20 sets the “inspection start address” and the “inspection end address” for starting the memory check in the check start address storage unit 300.
  • the check start address storage unit 300 includes a test end address register 3001, a test target top address register 3002, a selector 3003, a check start address register 3004, and an address adder 3005.
  • “inspection target start address” is set.
  • “inspection end address” is set. Values are set from the CPU 20 to the inspection target start address register 3002 and the inspection end address register 3001 via the local bus 50.
  • the check start address storage unit 300 sets the same value in the check start address register 3004.
  • the value of the inspection target head address register 3002 is set in the check start address register 3004. Further, even when the value of the output 3006 from the address adder 3005 exceeds the address value set in the test end address register 3001, the value of the test start address register 3002 is set in the check start address register 3004. .
  • the value set in the check start address register 3004 is output as the check start address 301.
  • the address adder 3005 and the selector 3003 will be described later.
  • the control unit 100 of the DMAC 10 starts the memory check process in response to the timing notification 291 issued by the timer unit 290 in the memory check mode.
  • the timer unit 290 issues a timing notification 291 to the control unit 100 at regular intervals in the memory check mode.
  • the issuing time interval of the timing notification 291 of the timer unit 290 is set by the CPU 20 via the local bus 50.
  • the control unit 100 of the DMAC 10 determines whether or not the DMA transfer processing S204 is being executed by the DMA transfer activation from the CPU 20. If the DMA transfer process S204 is not being executed (NO in S202), the control unit 100 of the DMAC 10 starts the memory-specific memory check process S203. When the DMA transfer process S204 is being executed (YES in S202), since the DMA transfer process S204 has already been executed and data is being transferred, the control unit 100 of the DMAC 10 ends without doing anything. To do.
  • the control unit 100 uses a DMA transfer flag indicating whether or not the DMA transfer process S204 is being executed in the determination process of whether or not the DMA transfer process S204 is being executed in S202.
  • DMA transfer execution processing S2041 of FIG. 11 described later the control unit 100 starts DMA transfer before starting DMA transfer by activation of DMA transfer from the CPU 20 (that is, before YES after S601 and before S602). Turn on the transfer flag.
  • the control unit 100 turns off the DMA transfer flag immediately before the end. Therefore, the DMA transfer flag is turned on while the DMA transfer is being executed, and is turned off when the DMA transfer is not being executed. Therefore, by using this DMA transfer flag, the control unit 100 can determine whether or not the DMA transfer process S204 in S202 is being executed.
  • the control unit 100 of the DMAC 10 manages an address to be subjected to memory check in the check start address storage unit 300 when executing the memory check process. As illustrated in FIG. 6, the check start address storage unit 300 outputs the value set in the check start address register 3004 to the control unit 100 as the check start address 301. When one memory access on the memory data bus 41 is completed, the control unit 100 outputs a data read address 302 for data reading in the next memory check. The check start address storage unit 300 performs address addition on the data read address 302 output from the control unit 100 by the address adder 3005 to indicate the next address.
  • the check start address storage unit 300 stores the value on which the address addition has been performed (the output 3006 of the address adder 3005) in the check start address register 3004. At this time, if the address set in the check end address register 3001 matches the output 3006 of the address adder 3005, the check start address storage unit 300 stores the check target start address register 3002 in the check start address register 3004. Store the address stored in. Selection between the output 3006 of the address adder 3005 and the inspection target start address 3007 is performed by a selector 3003.
  • step S ⁇ b> 301 the control unit 100 determines a memory check process to be performed based on the memory type set in the memory type storage unit 310.
  • the control unit 100 of the DMAC 10 determines that the memory is a memory with ECC function, and executes ECC memory check processing S302.
  • the control unit 100 of the DMAC 10 determines that the memory is a memory without ECC function, and executes a CRC memory check process S303.
  • step S ⁇ b> 401 the control unit 100 sets the check start address 301 as the data read address 101.
  • the data read address 101 output by the control unit 100 is an example of a read request 101A output when the control unit 100 determines that the DMA transfer is not being executed.
  • the DMAC 10 selects the data read address 171 by the read address selection 190, selects the read address 191 by the read / write address selection 260, and outputs the read address 191 to the memory address bus 42 as the memory address 261.
  • the DMAC 10 reads the read data and the error detection code from the memory address 261 of the memory 30.
  • the DMAC 10 receives the error detection code and the read data 142, that is, the check data 142A from the memory data bus 41 via the data reading unit 140.
  • the error detection code here is an ECC code.
  • the DMAC 10 stores the error detection code 131 in the code storage unit 120.
  • the DMAC 10 combines the error detection code 121 (ECC code) output from the code storage unit 120 and the read data 132 that has been read out, and outputs the combined data to the code check unit 110.
  • ECC code error detection code
  • the code check unit 110 executes an error check that determines whether or not there is an error in the read data 132 based on the read data 132 and the error detection code 131 (ECC code).
  • ECC code error detection code 131
  • the DMAC 10 generates the data read address 101 to be accessed next based on the data read address 171 stored in the data read address storage unit 170.
  • the control unit 100 generates a byte address obtained by adding 8 as the data read address 101.
  • the DMAC 10 sets the generated data read address 101 in the check start address register 3004 in preparation for the case where the DMA transfer activation is executed from the CPU 20.
  • control unit 100 determines whether or not DMA transfer activation is performed from the CPU 20. When the DMA transfer is activated (YES in S410), the control unit 100 ends the ECC memory check process. If DMA transfer is not activated (NO in S410), the process returns to S402 and the ECC memory check process is repeated.
  • step S421 the control unit 100 stops the memory check operation.
  • step S422 the control unit 100 asserts the error notification signal 103 to the CPU 20, notifies the memory that there is an abnormality, and ends the ECC memory check process.
  • the code check unit 110 determines that the read data 132 has an error
  • the code check unit 110 corrects the check data 142A based on the error detection code 131. That is, the code check unit 110 corrects the error detection code (ECC code) and data.
  • the code check unit 110 outputs and stores the correct error detection code (ECC code) and data as the error detection code 112 (ECC code) and the read data 113 to the data and code temporary storage unit 150.
  • the control unit 100 acquires the data read address 171 read from the data read address storage unit 170.
  • the control unit 100 outputs the acquired data read address 171 as the data write address 102 and sets it in the data write address storage unit 240. That is, the data write address 102 is an address where a 1-bit error error is detected, and the data at this address is rewritten with a correct error detection code 112 (ECC code) and read data 113.
  • ECC code error detection code
  • the DMAC 10 selects the data write address 241 by the write address selection 250, selects the write address 251 by the read / write address selection 260, and outputs the write address 251 as the memory address 261.
  • the data writing unit 160 writes the corrected check data 142A to the check start address 301.
  • the DMAC 10 reads the corrected error detection code and the write data 151 stored in the data and code temporary storage unit 150 via the data writing unit 160, outputs them to the memory bus 40, and writes them to the memory 30.
  • the subsequent processing is the same as in the case where there is no ECC error. That is, the DMAC 10 determines whether or not all the areas to be subjected to memory check have been completed in S407, and executes the processes after S407.
  • step S ⁇ b> 501 the control unit 100 sets the check start address 301 as the data read address 101.
  • the DMAC 10 selects the error detection code read address 181 by the read address selection 190, selects the read address 191 by the read / write address selection 260, and outputs the read address 191 to the memory address bus 42 as the memory address 261.
  • the DMAC 10 reads out the CRC error detection code from the memory address 261 of the memory 30.
  • the DMAC 10 receives the error detection code from the memory data bus 41 via the data reading unit 140.
  • the error detection code here is a cyclic redundancy check code, that is, a CRC code.
  • the DMAC 10 stores the error detection code 131 (CRC code) in the code storage unit 120.
  • step S ⁇ b> 504 the DMAC 10 selects the data read address 171 by the read address selection 190, selects the read address 191 by the read / write address selection 260, and reads the read data from the memory 30.
  • step S ⁇ b> 505 the DMAC 10 acquires the read data 132 from the memory data bus 41 through the data reading unit 140 and the error detection code read data selection 130. The read data 132 is input to the sign check unit 110.
  • step S ⁇ b> 506 the code check unit 110 generates an error detection code from the read data 132.
  • a cyclic redundancy check code (CRC code) is assumed as an error detection code generated from read data 132, but other error detection codes may be used.
  • the code check unit 110 compares the error detection code generated from the read data 132 with the error detection code 121 (CRC code) output from the code storage unit 120.
  • the code check unit 110 calculates the read data 132 and determines whether or not the calculated calculation result matches the error detection code 131.
  • the code check unit 110 determines that there is no error in the read data 132 if they match, and determines that there is an error in the read data 132 if they do not match.
  • step S508 determines in step S508 whether or not the memory check has been completed for all areas to be checked. If the memory check has been completed for all areas subject to memory check (YES in S508), the CRC memory check process is terminated. If there is an area where the memory check has not been completed in all areas subject to memory check (NO in S508), the process proceeds to S509.
  • step S509 the control unit 100 generates the data read address 101 to be accessed next based on the data read address 171 stored in the data read address storage unit 170.
  • the control unit 100 When the data read address 171 is 64 bit data, the control unit 100 generates a byte address obtained by adding 8 as the data read address 101.
  • the code read address calculation unit 200 generates an error detection code read address 201 from the data read address 101 to be accessed next, and stores it in the code read address storage unit 180.
  • S ⁇ b> 510 the control unit 100 sets the generated data read address 101 in the check start address register 3004 in preparation for the case where DMA transfer activation is performed from the CPU 20.
  • step S ⁇ b> 511 the control unit 100 determines whether DMA transfer activation is performed from the CPU 20. If the DMA transfer is activated (YES in S511), the control unit 100 ends the CRC memory check process. If the DMA transfer has not been activated (NO in S511), the process returns to S502 and the memory check operation is repeated.
  • step S521 the control unit 100 stops the memory check operation.
  • the control unit 100 asserts the error notification signal 103 to the CPU 20, notifies the memory that there is an abnormality, and ends the CRC memory check process.
  • the operation of the DMA transfer execution process S2041 according to the present embodiment will be described with reference to FIGS.
  • the DMA transfer of the DMAC 10 according to the present embodiment is executed regardless of the memory check mode.
  • the DMAC 10 starts DMA transfer according to the address and transfer size 281 set in the DMA address storage unit 280.
  • the address and transfer size 281 includes a DMA read address, a DMA write address, and a transfer size.
  • step S601 the DMAC 10 waits for DMA activation.
  • the CPU 20 activates DMA transfer to the DMAC 10 via the local bus 50.
  • S ⁇ b> 602 when writing is performed to the register for starting DMA transfer of the local bus IF 270, the local bus IF 270 outputs a DMA start instruction 273 to the control unit 100.
  • the control unit 100 starts a DMA transfer operation, that is, a DMA transfer process S204.
  • step S ⁇ b> 603 the control unit 100 reads the DMA read address included in the address and transfer size 281 and outputs it to the data read address 101.
  • step S ⁇ b> 604 the control unit 100 sets the data read address 101 in the data read address storage unit 170.
  • step S ⁇ b> 605 the control unit 100 reads the DMA write address included in the address and transfer size 281 and outputs the DMA write address to the data write address 102.
  • step S ⁇ b> 606 the control unit 100 sets the data write address 102 in the data write address storage unit 240.
  • step S ⁇ b> 607 the control unit 100 determines the DMA transfer processing to be performed based on the memory type set in the memory type storage unit 310.
  • the control unit 100 executes the ECC DMA transfer process S608, assuming that the memory 30 is a memory with ECC function. If the control unit 100 determines that “memory without ECC function” is set in the memory type storage unit 310, the control unit 100 determines that the memory 30 is a memory without ECC function, and executes the DMA transfer process for CRC S609.
  • the DMA transfer process differs depending on whether the memory 30 is a memory with an ECC function or not.
  • the DMAC 10 reads the data read address 171 set in the data read address storage unit 170.
  • the DMAC 10 reads the memory contents at the data read address 171.
  • the DMAC 10 receives the error detection code and the read data 142 from the memory data bus 41.
  • the error detection code here is an ECC code.
  • the DMAC 10 stores in the code storage unit 120 an error detection code 131 that is an error correction code for ECC, that is, an ECC code.
  • step S ⁇ b> 703 the DMAC 10 combines the error detection code 121 (ECC code) output from the code storage unit 120 and the read data 132 that has been read out, and outputs the combined data to the code check unit 110.
  • the code check unit 110 determines whether there is an error in the read data 132 based on the read data 132 and the error detection code 131. That is, the DMAC 10 performs an ECC error check by the code check unit 110.
  • step S ⁇ b> 706 the DMAC 10 stores the error detection code 112 (ECC code) output from the code check unit 110 and the read data 113 in the data and code temporary storage unit 150.
  • the DMAC 10 reads the data write address 241 stored in the data write address storage unit 240.
  • step S ⁇ b> 708 the DMAC 10 outputs the error detection code and the write data 151 output from the data and code temporary storage unit 150 to the data writing unit 160.
  • step S709 the DMAC 10 writes the error detection code and the write data 151 to the memory area of the data write address 241 by the data writing unit 160.
  • step S710 the DMAC 10 determines whether or not an ECC1 bit error has occurred. If YES in step S705, it means that no ECC1 bit error has occurred (NO in step S710), and therefore the ECC DMA transfer process S608 ends.
  • the process of S706 is executed after the process of S722 described below, since an ECC1 bit error has occurred (YES in S710), the process proceeds to S731.
  • control unit 100 stops the operation of the DMA transfer itself.
  • control unit 100 asserts the error notification signal 103 to the CPU 20, notifies the memory that there is an abnormality, and ends the ECC DMA transfer process S608.
  • the DMAC 10 determines whether or not an ECC1 bit error has occurred. If an ECC1 bit error has occurred (YES in S710), the DMAC 10 proceeds to S731. In this case, the control unit 100 determines whether or not an ECC 1-bit error has occurred in order to write back the corrected ECC code and data in the read area.
  • the DMAC 10 acquires the data read address 171 read from the data read address storage unit 170.
  • the DMAC 10 outputs the data read address 171 to the data write address 102 and sets it in the data write address storage unit 240.
  • the DMAC 10 writes back the corrected ECC code and data corrected to the correct ECC code and data by the code check unit 110 to the memory area of the data write address 241 that is the address value to be written back. That is, the data writing unit 160 writes the check data 142A (correct ECC code and data) corrected by the code check unit 110 to the read address 2811 that is the source of the DMA transfer.
  • step S ⁇ b> 801 the DMAC 10 reads the data read address 171 set in the data read address storage unit 170.
  • step S801 the DMAC 10 reads the memory contents of the data read address 171.
  • the DMAC 10 inputs the error detection code and the read data 142 from the memory data bus.
  • the error detection code and read data 142 include only read data that has been read.
  • step S ⁇ b> 803 the DMAC 10 inputs the read read data to the code check unit 110 as the read data 132 via the data reading unit 140 and the error detection code read data selection 130.
  • the code check unit 110 generates an error detection code from the input read data 132. Note that the DMAC 10 does not perform error detection when reading data by DMA transfer in order to shorten the transfer processing time by omitting the time required for reading the error detection code.
  • the code check unit 110 outputs the generated error detection code 112 and the read data 113 to the data and code temporary storage unit 150.
  • the error detection code 112 and the read data 113 are stored in the data and code temporary storage unit 150.
  • the DMAC 10 reads the data write address 241 stored in the data write address storage unit 240 by the control unit 100.
  • step S ⁇ b> 807 the DMAC 10 outputs the error detection code and write data 151 stored in the data and code temporary storage unit 150 to the data writing unit 160.
  • the error detection code and write data 151 include only the read data 113.
  • the DMAC 10 writes the error detection code of the data writing unit 160 and the write data 151 (data only) into the memory area of the data write address 241.
  • the DMAC 10 reads the error detection code write address 231 stored in the code write address storage unit 230 by the control unit 100.
  • the DMAC 10 outputs the error detection code and write data 151 stored in the data and code temporary storage unit 150 to the data writing unit 160.
  • the error detection code and write data 151 include only the error detection code 112 (CRC code).
  • the DMAC 10 writes the error detection code and the write data 151 (only the CRC code) to the memory area of the error detection code write address 231 via the data writing unit 160. This is the end of the description of the operation of the CRC DMA transfer process S609.
  • the code read address calculation unit 200 includes a subtracter 2001, a right 3-bit shifter 2004, and an adder 2006.
  • the code read address calculation unit 200 receives the memory start address 2002.
  • the subtracter 2001 outputs a data read offset address 2003.
  • the right 3-bit shifter 2004 outputs an error detection code read offset address 2005.
  • the data is 64-bit data
  • the error detection code is an 8-bit cyclic redundancy check code (CRC code).
  • the code read address calculation unit 200 sets an address obtained by subtracting the memory start address 2002 from the data read address 171 by the subtractor 2001 as a data read offset address 2003.
  • the memory start address 2002 is set by the CPU 20 during the initialization process S100 and stored in the DMAC 10.
  • the code read address calculation unit 200 sets the value obtained by dividing the data read offset address 2003 by 8, that is, the output of the right 3-bit shifter 2004 as the error detection code read offset address 2005.
  • the code read address calculation unit 200 adds the error detection code base address 221 stored in the code base address storage unit 220 to the error detection code read offset address 2005 by the adder 2006.
  • the code read address calculation unit 200 generates the output of the adder 2006 as the error detection code read address 201.
  • the error detection code read address 201 is output to the code read address storage unit 180.
  • the error detection code write address generation process of the code write address calculation unit 210 is the same as the error detection code read address generation process of the code read address calculation unit 200 described above.
  • FIG. 15 is a diagram illustrating an example of a hardware configuration of the embedded system 1000 according to the present embodiment.
  • the embedded system 1000 is a computer.
  • the embedded system 1000 includes hardware such as a processor 901, an auxiliary storage device 902, a memory 903, a communication device 904, an input interface 905, a display interface 906, and a DMAC 10.
  • the processor 901 is connected to other hardware via the signal line 910, and controls these other hardware.
  • the CPU 20 described above is an example of the processor 901.
  • the memory 30 described above is an example of the memory 903. Further, the memory bus 40 and the local bus 50 described above are examples of the signal line 910.
  • the input interface 905 is connected to the input device 907.
  • the display interface 906 is connected to the display 908.
  • the processor 901 is an IC (Integrated Circuit) that performs processing.
  • the processor 901 is, for example, a CPU, a DSP (Digital Signal Processor), or a GPU.
  • the auxiliary storage device 902 is, for example, a ROM (Read Only Memory), a flash memory, or an HDD (Hard Disk Drive).
  • the memory 903 is, for example, a RAM (Random Access Memory).
  • the communication device 904 includes a receiver 9041 that receives data and a transmitter 9042 that transmits data.
  • the communication device 904 is, for example, a communication chip or a NIC (Network Interface Card).
  • the input interface 905 is a port to which the cable 911 of the input device 907 is connected.
  • the input interface 905 is, for example, a USB (Universal Serial Bus) terminal.
  • the display interface 906 is a port to which the cable 912 of the display 908 is connected.
  • the display interface 906 is, for example, a USB terminal or an HDMI (registered trademark) (High Definition Multimedia Interface) terminal.
  • the input device 907 is, for example, a mouse, a keyboard, or a touch panel.
  • the display 908 is, for example, an LCD (Liquid Crystal Display).
  • the auxiliary storage device 902 stores a program that realizes the functions of the embedded system 1000.
  • components that implement the functions of the embedded system 1000 are collectively referred to as “parts”.
  • the program that realizes the function of “unit” may be a single program or a plurality of programs. This program is loaded into the memory 903, read into the processor 901, and executed by the processor 901.
  • auxiliary storage device 902 also stores an OS (Operating System). Then, at least a part of the OS is loaded into the memory 903, and the processor 901 executes a program that realizes the function of “unit” while executing the OS.
  • OS Operating System
  • the embedded system 1000 may include a plurality of processors 901.
  • a plurality of processors 901 may execute a program for realizing the function of “unit” in cooperation with each other.
  • information, data, signal values, and variable values indicating the processing results of the “unit” are stored as files in the memory 903, the auxiliary storage device 902, or a register or cache memory in the processor 901.
  • circuitry may be provided as “circuitry”. Further, “part” may be read as “circuit”, “process”, “procedure”, or “processing”. Further, “processing” may be read as “circuit”, “process”, “procedure”, or “part”. “Circuit” and “Circuitry” include not only the processor 901 but also other types of processing circuits such as a logic IC or GA (Gate Array) or ASIC (Application Specific Integrated Circuit) or FPGA (Field-Programmable Gate Array). It is a concept to include.
  • GA Gate Array
  • ASIC Application Specific Integrated Circuit
  • FPGA Field-Programmable Gate Array
  • a program product is a storage medium, a storage device, or the like on which a program that realizes the function described as a “part” is recorded. It is what you are loading.
  • the DMAC has a memory check function separately from the DMA transfer function. Therefore, the memory check can be executed even when the DMAC is not performing DMA transfer. Further, according to the memory check device, even when DMA transfer is in progress, the DMAC can perform a memory check and execute the DMA transfer process when the check result is normal. Therefore, the memory check device can perform the memory check process without interrupting or delaying the DMA transfer process.
  • the memory check device has a memory type storage unit that stores memory type information indicating whether or not the memory subject to DMA transfer and memory check has an ECC function. Therefore, the DMAC can easily determine the memory type.
  • the memory is an ECC function-equipped memory and when it is possible to perform error correction by checking the validity of data at the time of DMA transfer (in the case of a 1-bit error)
  • the memory check device is based on the ECC code. Data can be corrected. According to the memory check device, the corrected ECC code and data can be written in the memory of the write destination and the read source, so that the memory can be corrected without interrupting or delaying the processing.
  • the memory check device If the memory is not a memory with an ECC function, the memory check device generates a cyclic redundancy check (CRC) code at the time of DMA transfer and writes it in the corresponding memory address (CRC code storage area).
  • the memory check device can check data using a CRC code.
  • the memory check device can be employed in various types of embedded systems.
  • the memory check device corrects the data when the error can be corrected by the memory check (1 bit error), and after the correction.
  • the ECC code and data are written to the memory address of the reading source.
  • the memory check device reads the CRC code from the corresponding memory address, and checks for a match with the CRC code generated from the read data generated in the DMAC. To do.
  • the memory check device when the memory check is not performed at the time of DMA transfer, the memory check process is performed according to the type of the memory regardless of whether the memory is an ECC function memory or an ECC function memory. Can be executed. Therefore, the memory check device can be employed in various types of embedded systems.
  • the memory check device has a mode in which a memory check operation is possible (memory check mode) and a non-operation mode (non-memory check mode).
  • the mode is changed between the memory check mode and the non-memory check mode according to an instruction from the CPU via the local bus.
  • the memory check device since the built-in timer unit periodically shifts to the memory check mode by the timing notification of light emission, the memory check can be executed finely.
  • the memory check device priority is given to DMA transfer activation, and it is confirmed that there is no DMA transfer activation before and during the memory check, so that the memory transfer can be performed without interrupting or delaying the DMA transfer processing. Perform check processing. Further, according to the memory check device, when the memory check is interrupted by the start of the DMA transfer, the next memory check can be executed from the subsequent address stored in the check start address storage unit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

　ＤＭＡ転送を実行するＤＭＡＣ（１０）は、チェックを開始する位置を示すチェック開始アドレス（３０１）を記憶するチェック開始アドレス記憶部（３００）と、ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、メモリからデータを読み込む読込み要求（１０１Ａ）を出力する制御部（１００）と、読込み要求（１０１Ａ）が出力されると、チェック開始アドレス（３０１）が示す位置からリードデータ（１３２）を含むチェックデータ（１４２Ａ）を読み込むデータ読込み部（１４０）と、リードデータ（１３２）に誤りがあるか否かを判定する判定部（１１０Ａ）とを備える。

Description

[規則37.2に基づきISAが決定した発明の名称]　メモリチェック機能を有するＤＭＡＣ
　本発明は、組込みシステムに実装されるＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）コントローラ、すなわちＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）によりメモリチェックを実行するメモリチェック装置、組込みシステム及びメモリチェック方法に関する。
　現在の組込みシステムは、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）とＣＰＵを動作させるプログラムとにより高機能かつ高性能なシステムを実現している。高機能かつ高性能なシステムの構成において、プログラムあるいはデータを保持及び記憶するメインメモリは必須のものとなっている。
　メインメモリの健全性を確認するメモリチェックは、システム動作において必須である。一方メインメモリは、半導体技術の進歩と共にその容量が増加かつ微細化しており、メモリセルで異常が発生する可能性も大きくなる。
　組込みシステムは安全性が重要となるものにも適用されている。特に、社会インフラへの適用では、組込みシステムの異常が社会生活へ影響を与える。例えば、医療機器あるいは自動車等への適用では、組込みシステムの異常が生命を脅かす可能性もある。組込みシステムの異常を引き起こす原因の一つは、メモリ上のデータの異常である。メモリには、組込みシステムのＣＰＵが実行するプログラムから、処理で利用される中間データまでの様々なデータが格納される。組込みシステムの動作を健全に保つためには、メモリ上のデータが異常であることを検出し、対処することが必要である。
　特許文献１には、ＤＭＡＣを用いたメモリチェックを行う技術が開示されている。
特開２００２－２５９２２８号公報
　しかしながら、特許文献１の技術では、ＤＭＡＣがＤＭＡ転送されたＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）の所定領域のデータを演算し、ＲＯＭに記憶されたデータと演算結果とをＣＰＵが比較する。このため、ＣＰＵで本来実行する処理が中断または遅延されるという課題がある。
　また、組込みシステムにメモリチェック専用の回路を追加することにより、メモリチェックを行うことは可能であるが、専用の回路の付加は製品コストの上昇となるという課題がある。
　本発明は、ＣＰＵが実行する処理を中断または遅延することなく、ＤＭＡＣが有する機能を利用することでメモリチェックを実行することにより、コスト上昇を抑えたメモリチェック装置を提供することを目的とする。
　本発明に係るメモリチェック装置は、
　メモリに記憶されたデータをチェックするメモリチェック装置において、
　ＣＰＵからの転送命令によりＤＭＡ転送を実行するＤＭＡコントローラを備え、
　前記ＤＭＡコントローラは、
　チェックを開始する位置を示すチェック開始アドレスを記憶するチェック開始アドレス記憶部と、
　ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、前記メモリからデータを読み込む読込み要求を出力する制御部と、
　前記制御部から前記読込み要求が出力されると、前記チェック開始アドレスが示す位置からチェックの対象であるリードデータを含むチェックデータを読み込むデータ読込み部と、
　前記データ読込み部により読み込まれた前記リードデータに誤りがあるか否かを判定する判定部とを備える。
　本発明に係るメモリチェック装置では、ＤＭＡコントローラが、チェック開始アドレスを記憶するチェック開始アドレス記憶部と、ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、メモリからデータを読み込む読込み要求を出力する制御部と、読込み要求が出力されると、チェック開始アドレスが示す位置からリードデータを含むチェックデータを読み込むデータ読込み部と、リードデータに誤りがあるか否かを判定する判定部とを備えるので、ＣＰＵが実行する処理を中断または遅延することなくメモリチェックを実行することができると共に、製造コストを抑えたメモリチェック装置を提供することができる。
実施の形態１に係る組込みシステムの構成図。 実施の形態１に係るＤＭＡＣのブロック構成図。 実施の形態１に係るＤＭＡＣのモードの状態遷移図。 実施の形態１に係るＤＭＡＣにおける電源投入後のリセット解除からメモリチェック処理までの全体動作を示すフロー図。 実施の形態１に係る初期化処理Ｓ１００の動作を示すフロー図。 実施の形態１に係るチェック開始アドレス記憶部の構成図。 実施の形態１に係るメモリチェック処理Ｓ２００の全体動作を示すフロー図。 実施の形態１に係るメモリ別メモリチェック処理Ｓ２０３の動作を示すフロー図。 実施の形態１に係るＥＣＣ用メモリチェック処理Ｓ３０２の動作を示すフロー図。 実施の形態１に係るＣＲＣ用メモリチェック処理Ｓ３０３の動作を示すフロー図。 実施の形態１に係るＤＭＡ転送実行処理Ｓ２０４１の全体動作を示すフロー図。 実施の形態１に係るＥＣＣ用ＤＭＡ転送処理Ｓ６０８の動作を示すフロー図。 実施の形態１に係るＣＲＣ用ＤＭＡ転送処理Ｓ６０９の動作を示すフロー図。 実施の形態１に係る符号リードアドレス計算部の構成図。 実施の形態１に係る組込みシステムのハードウェア構成の一例を示す図。
　実施の形態１．
＊＊＊構成の説明＊＊＊
　図１を用いて、本実施の形態に係る組込みシステム１０００の構成について説明する。
　組込みシステム１０００は、ＤＭＡＣ１０、ＣＰＵ２０、メモリ３０、メモリバス４０、ローカルバス５０を備える。ＤＭＡコントローラ１０Ａ、すなわちＤＭＡＣ１０は、メモリ３０に記憶されたデータをチェックするメモリチェック装置８００の例である。
　ＤＭＡＣ１０は、ローカルバス５０によりＣＰＵ２０に接続される。また、ＤＭＡＣ１０は、メモリバス４０によりメモリ３０と接続される。ＤＭＡＣ１０は、ローカルバス５０を介してＣＰＵ２０から送信される転送命令によりＤＭＡ転送を実行する。また、ＤＭＡＣ１０は、メモリバス４０を介してメモリ３０の健全性を確認するメモリチェック処理を実行する。
　図２を用いて、本実施の形態に係るＤＭＡＣ１０のブロック構成について説明する。
　メモリバス４０は、メモリ３０にデータを転送するメモリデータバス４１とメモリ３０にアドレスを転送するメモリアドレスバス４２とを備える。
　ＤＭＡＣ１０は、制御部１００、データ読込み部１４０、データ書込み部１６０を備える。また、ＤＭＡＣ１０は、ローカルバスＩＦ２７０、ＤＭＡアドレス記憶部２８０、タイマ部２９０、チェック開始アドレス記憶部３００、メモリ種類記憶部３１０を備える。
　チェック開始アドレス記憶部３００は、チェックを開始する位置を示すチェック開始アドレス３０１を記憶する。チェック開始アドレス記憶部３００は、データリードアドレス３０２を入力し、チェック開始アドレス３０１を出力する。
　ＤＭＡアドレス記憶部２８０は、ＤＭＡ転送の際にデータを読み込む位置を示す読込みアドレス２８１１と、ＤＭＡ転送の際にデータを書き込む位置を示す書込みアドレス２８１２とを記憶する。ＤＭＡアドレス記憶部２８０は、読込みアドレス２８１１、書込みアドレス２８１２及び転送サイズが含まれるアドレス及び転送サイズ２８１を出力する。
　ＤＭＡアドレス記憶部２８０はＤＭＡリードライトアドレス記憶部とも称される。読込みアドレス２８１１はＤＭＡリードアドレス、書込みアドレス２８１２はＤＭＡライトアドレスとも称される。
　制御部１００は、ＤＭＡＣ１０の各構成部を制御し、メモリチェック処理を実行する。
　制御部１００は、ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、メモリ３０からデータを読み込む読込み要求１０１Ａを出力する。
　また、制御部１００は、ＤＭＡ転送の実行中であると判定した場合に、ＤＭＡ転送の実行を要求する転送要求１０１Ｂを出力する。
　制御部１００は、タイマ部２９０からタイミング通知２９１が出力されると、ＤＭＡ転送を実行中であるか否かの判定を開始する。
　制御部１００は、データリードアドレス１０１、データライトアドレス１０２、エラー通知信号１０３を出力する。データリードアドレス１０１はメモリ３０からチェック対象のリードデータを読み込む読込み要求１０１Ａの例であると共に、ＤＭＡ転送の実行を要求する転送要求１０１Ｂの例である。
　データ読込み部１４０は、メモリバス４０を介してデータの受信を実行する。
　データ読込み部１４０は、制御部１００から読込み要求１０１Ａとしてデータリードアドレス１０１が出力されると、チェック開始アドレス３０１が示す位置からチェックの対象であるリードデータ１３２を含むチェックデータ１４２Ａを読み込む。
　また、データ読込み部１４０は、制御部１００から転送要求１０１Ｂとしてデータリードアドレス１０１が出力されると、読込みアドレス２８１１が示す位置からチェックデータ１４２Ａを読み込む。
　チェックデータ１４２Ａは、リードデータ１３２とリードデータ１３２の誤りを検出する誤り検出符号１３１とを含む。
　データ読込み部１４０は、チェックデータ１４２Ａとして誤り検出符号及びリードデータ１４２が入力され、誤り検出符号及びリードデータ１４１を出力する。
　データ書込み部１６０は、メモリバス４０を介してデータの送信を実行する。データ書込み部１６０は、ＤＭＡ転送の実行中にリードデータ１３２に誤りがないと判定された場合に、チェックデータ１４２Ａを書込みアドレス２８１２に書き込む。データ書込み部１６０は、誤り検出符号及びライトデータ１５１が入力され、誤り検出符号及びライトデータ１６１を送信する。
　ローカルバスＩＦ２７０は、ＤＭＡリードライトアドレス２７１、誤り検出符号ベースアドレス２７２、ＤＭＡ起動指示２７３、メモリ種類２７４を出力する。
　タイマ部２９０は、定期的にタイミング通知２９１を出力する。
　メモリ種類記憶部３１０は、メモリ３０の種類を示すメモリ種類３１１を出力する。
　ＤＭＡＣ１０は、符号チェック部１１０、符号格納部１２０、誤り検出符号リードデータ選択１３０、データ及び符号一時格納部１５０を備える。
　符号チェック部１１０、符号格納部１２０、誤り検出符号リードデータ選択１３０、データ及び符号一時格納部１５０は、誤り検出符号を用いたメモリのエラーチェックの実行に用いられる。
　符号チェック部１１０は、データ読込み部１４０により読み込まれたリードデータ１３２に誤りがあるか否かを判定する判定部１１０Ａの例である。符号チェック部１１０は、リードデータ１３２と誤り検出符号１３１とに基づいてリードデータ１３２に誤りがあるか否かを判定する。
　符号チェック部１１０は、エラーチェックのチェック結果１１１、誤り検出符号１１２、リードデータ１１３を出力する。符号チェック部１１０は、誤り検出符号チェック部とも称される。
　符号格納部１２０は、誤り検出符号１２１を出力する。符号格納部１２０は、誤り検出符号格納部とも称される。
　誤り検出符号リードデータ選択１３０は、誤り検出符号１３１、リードデータ１３２を出力する。
　データ及び符号一時格納部１５０は、誤り検出符号及びライトデータ１５１を出力する。データ及び符号一時格納部１５０は、データ及び誤り検出符号一時格納部とも称される。
　ＤＭＡＣ１０は、符号リードアドレス格納部１８０、符号リードアドレス計算部２００、符号ライトアドレス計算部２１０、符号ベースアドレス記憶部２２０、符号ライトアドレス格納部２３０を備える。
　符号リードアドレス格納部１８０、符号リードアドレス計算部２００、符号ライトアドレス計算部２１０、符号ベースアドレス記憶部２２０、符号ライトアドレス格納部２３０は、誤り検出符号のリードアドレス、ライトアドレスの処理に用いられる。
　符号ベースアドレス記憶部２２０は、ＣＰＵ２０により設定された誤り検出符号ベースアドレス２２１を出力する。符号ベースアドレス記憶部２２０は、誤り検出符号ベースアドレス記憶部とも称される。
　符号リードアドレス計算部２００は、誤り検出符号ベースアドレス２２１を元に算出された誤り検出符号リードアドレス２０１を出力する。符号リードアドレス計算部２００は、誤り検出符号リードアドレス計算部とも称される。
　符号ライトアドレス計算部２１０は、誤り検出符号ベースアドレス２２１を元に算出された誤り検出符号ライトアドレス２１１を出力する。符号ライトアドレス計算部２１０は、誤り検出符号ライトアドレス計算部とも称される。
　符号リードアドレス格納部１８０は、誤り検出符号リードアドレス１８１を出力する。符号リードアドレス格納部１８０は、誤り検出符号リードアドレス格納部とも称される。
　符号ライトアドレス格納部２３０は、誤り検出符号ライトアドレス２３１を出力する。符号ライトアドレス格納部２３０は、誤り検出符号ライトアドレス格納部とも称される。
　ＤＭＡＣ１０は、データリードアドレス格納部１７０、データライトアドレス格納部２４０、リードアドレス選択１９０、ライトアドレス選択２５０、リードライトアドレス選択２６０を備える。
　データリードアドレス格納部１７０、データライトアドレス格納部２４０は、データのリードアドレス、ライトアドレスに関する処理に用いられる。リードアドレス選択１９０、ライトアドレス選択２５０、リードライトアドレス選択２６０は、データ及び誤り検出符号のリードアドレス、ライトアドレスの選択に用いられる。
　データリードアドレス格納部１７０は、データリードアドレス１７１を出力する。
　データライトアドレス格納部２４０は、データライトアドレス２４１を出力する。
　リードアドレス選択１９０は、リードアドレス１９１を出力する。
　ライトアドレス選択２５０は、ライトアドレス２５１を出力する。
　リードライトアドレス選択２６０は、メモリアドレス２６１を出力する。
　図２における各構成部及び入出力については、以下の動作の説明において詳しく説明する。
＊＊＊動作の説明＊＊＊
　図３から図１４を用いて、本実施の形態に係るＤＭＡＣ１０の動作について説明する。
　ＤＭＡＣ１０は、各構成部の動作を制御する制御部１００を備え、制御部１００の制御により以下に説明する動作を実行する。
　本実施の形態で使用するメモリチェック対象のメモリ３０は、ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）機能付メモリ及びＥＣＣ機能無しメモリである。本実施の形態で使用するメモリ３０の例として、以下に２つ説明する。ただし、メモリ３０におけるデータ幅、誤り訂正符号（ＥＣＣコード）ビット幅、並びにＣＲＣコードビット幅は以下に限らない。
（１）メモリがＥＣＣ機能付メモリである場合、ＥＣＣ用の訂正用の符号がメモリ３０から読み出せる。また、メモリデータバス４１からは、データとＥＣＣ用の誤り訂正符号とが出力される。ＥＣＣ用の誤り訂正符号は、ハミングビット、ＥＣＣコードと呼ばれる。本実施の形態では、データは６４ビット、誤り訂正符号は８ビットを想定する。
（２）メモリがＥＣＣ機能無しメモリである場合、誤り検出符号を格納する領域をメモリ３０上に確保し、ＣＰＵ２０はその領域を認識している。本実施の形態では、誤り検出符号はビット幅８の巡回冗長検査コード、すなわちＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）コードを想定する。
　図３を用いて、ＤＭＡＣ１０のモードの状態遷移について説明する。
　ＤＭＡＣ１０は、メモリチェックを実施するモード、すなわちメモリチェックモード２０２０を持ち、メモリチェックモード２０２０時にメモリチェックを行う。メモリチェックを実施しないモードは非メモリチェックモード２０１０とする。
　ＤＭＡＣ１０におけるメモリチェックモード２０２０と非メモリチェックモード２０１０とは、ＣＰＵ２０からのメモリチェック動作開始指示２０３０とメモリチェックモード解除２０４０とによって遷移する。
　図４を用いて、ＤＭＡＣ１０における電源投入後のリセット解除からメモリチェック処理までの全体動作について説明する。
　Ｓ１０において電源が投入されると、ＣＰＵ２０はリセット解除か否かを判定する。リセット解除の場合は、ＣＰＵ２０は初期化処理Ｓ１００に進む。リセット解除でない場合は、ＣＰＵ２０はリセット解除になるまでＳ１０を繰り返す。
　ＣＰＵ２０は、初期化処理Ｓ１００を実行する。初期化処理Ｓ１００については後で詳しく説明する。
　Ｓ２０において、ＤＭＡＣ１０はメモリチェック動作開始指示２０３０があるか否かを判定する。メモリチェック動作開始指示２０３０がある場合は、ＤＭＡＣ１０はメモリチェック処理Ｓ２００に進む。メモリチェック動作開始指示２０３０がない場合は、ＤＭＡＣ１０はメモリチェック動作開始指示２０３０があるまでＳ２０を繰り返す。
　ＤＭＡＣ１０は、メモリチェック処理Ｓ２００を実行する。メモリチェック処理Ｓ２００については後で詳しく説明する。
＜初期化処理Ｓ１００＞
　図５を用いて、本実施の形態に係る初期化処理Ｓ１００の動作について説明する。
　初期化処理Ｓ１００では、ＣＰＵ２０は、ＤＭＡＣ１０に対し、ＤＭＡ転送処理及びメモリチェック処理に必要な値の設定を行う。ＣＰＵ２０は、ローカルバス５０とＤＭＡＣ１０のローカルバスＩＦ２７０とを経由し、ＤＭＡＣ１０内の各記憶部に値の書き込みを実行する。初期化処理Ｓ１００は、コンフィグレーション処理とも称される。
　Ｓ１０１において、ＣＰＵ２０は、メモリ３０がＥＣＣ機能付メモリか否かを判定する。
　メモリ３０がＥＣＣ機能付メモリの場合は、処理はＳ１０２に進む。
　メモリ３０がＥＣＣ機能付メモリでない場合は、処理はＳ１０３に進む。
　Ｓ１０２において、ＣＰＵ２０は、「ＥＣＣ機能付メモリ」をＤＭＡＣ１０のメモリ種類記憶部３１０に設定する。
　Ｓ１０３において、ＣＰＵ２０は、「ＥＣＣ機能無しメモリ」をＤＭＡＣ１０のメモリ種類記憶部３１０に設定する。
　Ｓ１０４において、ＣＰＵ２０は、ＤＭＡＣ１０の符号ベースアドレス記憶部２２０に誤り検出符号ベースアドレス２２１を設定する。誤り検出符号ベースアドレス２２１は、メモリ３０上の誤り検出符号の先頭アドレスである。
　Ｓ１０５において、ＣＰＵ２０は、メモリチェックを開始する「検査対象先頭アドレス」及び「検査終了アドレス」を、チェック開始アドレス記憶部３００に設定する。
＜チェック開始アドレス記憶部３００の構成＞
　ここで、図６を用いて、チェック開始アドレス記憶部３００の構成について説明する。
　チェック開始アドレス記憶部３００は、検査終了アドレスレジスタ３００１、検査対象先頭アドレスレジスタ３００２、選択器３００３、チェック開始アドレスレジスタ３００４、アドレス加算器３００５を備える。
　検査対象先頭アドレスレジスタ３００２には、「検査対象先頭アドレス」が設定される。検査終了アドレスレジスタ３００１には、「検査終了アドレス」が設定される。検査対象先頭アドレスレジスタ３００２と検査終了アドレスレジスタ３００１には、ローカルバス５０を経由してＣＰＵ２０から値が設定される。
　チェック開始アドレス記憶部３００は、ＣＰＵ２０により検査対象先頭アドレスレジスタ３００２に値が設定されると、チェック開始アドレスレジスタ３００４にも同じ値を設定する。つまり、ＣＰＵ２０から検査対象先頭アドレスレジスタ３００２に書き込みを行った時（アドレスをセットした時）に、チェック開始アドレスレジスタ３００４に検査対象先頭アドレスレジスタ３００２の値が設定される。さらに、アドレス加算器３００５からの出力３００６の値が、検査終了アドレスレジスタ３００１に設定されているアドレス値を超えた時にも、チェック開始アドレスレジスタ３００４に検査対象先頭アドレスレジスタ３００２の値が設定される。
　チェック開始アドレスレジスタ３００４に設定された値がチェック開始アドレス３０１として出力される。
　アドレス加算器３００５及び選択器３００３については後で説明する。
　以上で、初期化処理Ｓ１００についての説明を終わる。
＜メモリチェック処理Ｓ２００＞
　次に、図７から図１０を用いて、本実施の形態に係るメモリチェック処理Ｓ２００の動作について説明する。
　上述したように、メモリチェック動作開始指示２０３０があると、ＤＭＡＣ１０はメモリチェック処理Ｓ２００を開始する。
　まず、図７を用いて、メモリチェック処理Ｓ２００の全体動作について説明する。
　Ｓ２０１において、ＤＭＡＣ１０の制御部１００は、メモリチェックモード時おいてタイマ部２９０が発行するタイミング通知２９１を契機とし、メモリチェック処理を開始する。
　タイマ部２９０は、メモリチェックモード時おいて一定の時間毎にタイミング通知２９１を制御部１００に発行する。タイマ部２９０のタイミング通知２９１の発行時間間隔は、ローカルバス５０を経由しＣＰＵ２０により設定される。
　タイマ部２９０からのタイミング通知２９１があると、ＤＭＡＣ１０の制御部１００は、ＣＰＵ２０からのＤＭＡ転送起動によりＤＭＡ転送処理Ｓ２０４の実行中であるか否かを判定する。
　ＤＭＡ転送処理Ｓ２０４の実行中でなければ（Ｓ２０２でＮＯ）、ＤＭＡＣ１０の制御部１００は、メモリ別メモリチェック処理Ｓ２０３を開始する。
　ＤＭＡ転送処理Ｓ２０４の実行中の場合（Ｓ２０２でＹＥＳ）、ＤＭＡ転送処理Ｓ２０４は既に実行されていてデータの転送が行われている状態であるため、ＤＭＡＣ１０の制御部１００は、何もせずに終了する。
　例えば、制御部１００は、Ｓ２０２におけるＤＭＡ転送処理Ｓ２０４の実行中であるか否かの判定処理に、ＤＭＡ転送処理Ｓ２０４の実行中であるか否かを示すＤＭＡ転送フラグを用いる。
　具体的には、後述する図１１のＤＭＡ転送実行処理Ｓ２０４１において、制御部１００は、ＣＰＵ２０からのＤＭＡ転送起動によりＤＭＡ転送を始める前（すなわち、Ｓ６０１のＹＥＳの次でＳ６０２の前）に、ＤＭＡ転送フラグをオンにする。また、図１１のＤＭＡ転送実行処理Ｓ２０４１において、制御部１００は、終了の直前に、ＤＭＡ転送フラグをオフにする。したがって、ＤＭＡ転送フラグは、ＤＭＡ転送の実行中にオンになり、ＤＭＡ転送の実行中でないときはオフになる。よって、このＤＭＡ転送フラグを用いることにより、制御部１００は、Ｓ２０２におけるＤＭＡ転送処理Ｓ２０４の実行中であるか否かを判定することができる。
＜メモリチェックの対象となるアドレスの管理処理＞
　ＤＭＡＣ１０の制御部１００は、メモリチェック処理実行時において、メモリチェックの対象となるアドレスをチェック開始アドレス記憶部３００で管理する。
　図６に示すように、チェック開始アドレス記憶部３００は、チェック開始アドレスレジスタ３００４に設定された値を、チェック開始アドレス３０１として制御部１００に出力する。
　メモリデータバス４１上の１回のメモリアクセスが完了すると、次のメモリチェックにおけるデータ読み出しのために、制御部１００がデータリードアドレス３０２を出力する。チェック開始アドレス記憶部３００は、次のアドレスを示すために、制御部１００から出力されたデータリードアドレス３０２に対し、アドレス加算器３００５によりアドレス加算を実行する。チェック開始アドレス記憶部３００は、アドレス加算が実行された値（アドレス加算器３００５の出力３００６）をチェック開始アドレスレジスタ３００４に格納する。
　この時、チェック開始アドレス記憶部３００は、検査終了アドレスレジスタ３００１に設定されたアドレスと、アドレス加算器３００５の出力３００６とが一致した場合は、チェック開始アドレスレジスタ３００４に、検査対象先頭アドレスレジスタ３００２に格納されたアドレスを格納する。
　アドレス加算器３００５の出力３００６と検査対象先頭アドレス３００７との選択は、選択器３００３で行う。
　以上で、メモリチェック処理Ｓ２００の全体動作についての説明を終わる。
＜メモリ別メモリチェック処理Ｓ２０３＞
　次に、図８を用いて、メモリ別メモリチェック処理Ｓ２０３の動作について説明する。
　メモリチェック動作は、メモリ３０がＥＣＣ機能付メモリの場合とＥＣＣ機能付メモリでない場合とで異なる。
　Ｓ３０１において、制御部１００は、メモリ種類記憶部３１０に設定されているメモリ種類により、実施するメモリチェック処理を判定する。
　ＤＭＡＣ１０の制御部１００は、メモリ種類記憶部３１０に「ＥＣＣ機能付メモリ」が設定されていると判定すると、メモリがＥＣＣ機能付メモリであるとしＥＣＣ用メモリチェック処理Ｓ３０２を実行する。
　ＤＭＡＣ１０の制御部１００は、メモリ種類記憶部３１０に「ＥＣＣ機能無しメモリ」が設定されていると判定すると、メモリがＥＣＣ機能無しメモリであるとしＣＲＣ用メモリチェック処理Ｓ３０３を実行する。
　以上で、メモリ別メモリチェック処理Ｓ２０３の動作についての説明を終わる。
＜ＥＣＣ用メモリチェック処理Ｓ３０２＞
　図９を用いて、ＥＣＣ用メモリチェック処理Ｓ３０２、ＥＣＣ用メモリチェック方法（メモリチェック方法）の動作について説明する。
　Ｓ４０１において、制御部１００は、チェック開始アドレス３０１をデータリードアドレス１０１とする。ここで、制御部１００が出力するデータリードアドレス１０１は、制御部１００がＤＭＡ転送の実行中でないと判定した場合に出力する読込み要求１０１Ａの例である。
　Ｓ４０２において、ＤＭＡＣ１０は、リードアドレス選択１９０によりデータリードアドレス１７１を選択し、リードライトアドレス選択２６０によりリードアドレス１９１を選択し、リードアドレス１９１をメモリアドレス２６１としてメモリアドレスバス４２に出力する。このように、ＤＭＡＣ１０は、メモリ３０のメモリアドレス２６１からリードデータ及び誤り検出符号の読み出しを実行する。
　ＤＭＡＣ１０は、メモリデータバス４１からデータ読込み部１４０を介して誤り検出符号及びリードデータ１４２、すなわちチェックデータ１４２Ａを受信する。
　なお、ここでの誤り検出符号はＥＣＣコードである。
　Ｓ４０３において、ＤＭＡＣ１０は、符号格納部１２０に、誤り検出符号１３１を格納する。
　また、Ｓ４０４において、ＤＭＡＣ１０は、符号格納部１２０から出力される誤り検出符号１２１（ＥＣＣコード）と、読み出したリードデータ１３２とをあわせて、符号チェック部１１０に出力する。
　Ｓ４０５において、符号チェック部１１０は、リードデータ１３２と誤り検出符号１３１（ＥＣＣコード）とに基づいてリードデータ１３２に誤りがあるか否かを判定するエラーチェックを実行する。ここでの誤り検出符号によるエラーチェックは、ＥＣＣエラーチェックである。
＜ＥＣＣエラーチェック正常の場合の処理＞
　ＥＣＣエラーチェックのチェック結果１１１が正常の場合（Ｓ４０６でＹＥＳ）、制御部１００は、Ｓ４０７において、メモリチェック対象の全領域についてメモリチェックが完了したか否かを判定する。チェック結果１１１が正常とは、ＥＣＣエラーがない場合である。
　メモリチェック対象の全領域についてメモリチェックが完了した場合（Ｓ４０７でＹＥＳ）は、ＥＣＣ用メモリチェック処理を終了する。
　メモリチェック対象の全領域においてメモリチェックが未完了の領域がある場合（Ｓ４０７でＮＯ）は、Ｓ４０８に進む。
　Ｓ４０８において、ＤＭＡＣ１０は、データリードアドレス格納部１７０に格納されたデータリードアドレス１７１を基に、次にアクセスするデータリードアドレス１０１を生成する。制御部１００は、データリードアドレス１７１が６４ｂｉｔデータ時は８加算したバイトアドレスをデータリードアドレス１０１として生成する。
　Ｓ４０９において、ＤＭＡＣ１０は、ＤＭＡ転送起動がＣＰＵ２０から実施された場合に備え、チェック開始アドレスレジスタ３００４に生成したデータリードアドレス１０１を設定する。
　Ｓ４１０において、制御部１００は、ＤＭＡ転送起動がＣＰＵ２０から実施されたか否か判定する。
　ＤＭＡ転送が起動されている場合（Ｓ４１０でＹＥＳ）は、制御部１００はＥＣＣ用メモリチェック処理を終了する。
　ＤＭＡ転送が起動されていない場合（Ｓ４１０でＮＯ）は、Ｓ４０２に戻りＥＣＣ用メモリチェック処理を繰り返す。
＜ＥＣＣエラーチェックでエラー検出の場合の処理＞
　ＥＣＣエラーチェックのチェック結果１１１が異常の場合（Ｓ４０６でＮＯ）、処理はＳ４０６ａに進む。
　ＥＣＣエラーチェックのチェック結果１１１において２ビット誤りエラーを検出した場合（Ｓ４０６ａでＹＥＳ）、処理はＳ４２１に進む。
　Ｓ４２１において、制御部１００は、メモリチェックの動作を停止する。
　Ｓ４２２において、制御部１００は、ＣＰＵ２０にエラー通知信号１０３をアサートし、メモリに異常があることを通知し、ＥＣＣ用メモリチェック処理を終了する。
　ＥＣＣエラーチェックのチェック結果１１１において１ビット誤りエラーを検出した場合（Ｓ４０６ａでＮＯ）、処理はＳ４３１に進む。
　Ｓ４３１において、符号チェック部１１０は、リードデータ１３２に誤りがあると判定した場合、誤り検出符号１３１に基づいてチェックデータ１４２Ａを訂正する。すなわち、符号チェック部１１０は、正しい誤り検出符号（ＥＣＣコード）及びデータに訂正する。
　Ｓ４３２において、符号チェック部１１０は、正しい誤り検出符号（ＥＣＣコード）及びデータを誤り検出符号１１２（ＥＣＣコード）及びリードデータ１１３として、データ及び符号一時格納部１５０に出力し格納する。
　Ｓ４３３において、制御部１００は、データリードアドレス格納部１７０から読み出したデータリードアドレス１７１を取得する。制御部１００は、取得したデータリードアドレス１７１をデータライトアドレス１０２として出力し、データライトアドレス格納部２４０に設定する。すなわち、このデータライトアドレス１０２は、１ビット誤りエラーを検出したアドレスであり、このアドレスのデータを正しい誤り検出符号１１２（ＥＣＣコード）及びリードデータ１１３で書き換える。
　ＤＭＡＣ１０は、ライトアドレス選択２５０でデータライトアドレス２４１を選択し、リードライトアドレス選択２６０でライトアドレス２５１を選択し、ライトアドレス２５１をメモリアドレス２６１として出力する。
　Ｓ４３４において、データ書込み部１６０は、訂正されたチェックデータ１４２Ａを、チェック開始アドレス３０１に書き込む。ＤＭＡＣ１０は、データ書込み部１６０を介してデータ及び符号一時格納部１５０に格納された訂正後の誤り検出符号及びライトデータ１５１を読み出し、メモリバス４０に出力しメモリ３０へ書き込む。
　以降の処理は、ＥＣＣエラーがない場合と同様である。すなわち、ＤＭＡＣ１０は、Ｓ４０７においてメモリチェック対象となる全領域が完了したか否か判定し、Ｓ４０７以降の処理を実行する。
　以上で、ＥＣＣ用メモリチェック処理Ｓ３０２の動作についての説明を終わる。
＜ＣＲＣ用メモリチェック処理Ｓ３０３＞
　図１０を用いて、ＣＲＣ用メモリチェック処理Ｓ３０３、ＣＲＣ用メモリチェック方法（メモリチェック方法）の動作について説明する。
　Ｓ５０１において、制御部１００は、チェック開始アドレス３０１をデータリードアドレス１０１とする。
　Ｓ５０２において、ＤＭＡＣ１０は、リードアドレス選択１９０により誤り検出符号リードアドレス１８１を選択し、リードライトアドレス選択２６０によりリードアドレス１９１を選択し、リードアドレス１９１をメモリアドレス２６１としてメモリアドレスバス４２に出力する。このように、ＤＭＡＣ１０は、メモリ３０のメモリアドレス２６１からＣＲＣ用の誤り検出符号の読み出しを実行する。ＤＭＡＣ１０は、メモリデータバス４１からデータ読込み部１４０を介して誤り検出符号を受信する。
　なお、ここでの誤り検出符号は巡回冗長検査コード、すなわちＣＲＣコードである。
　Ｓ５０３において、ＤＭＡＣ１０は、符号格納部１２０に、誤り検出符号１３１（ＣＲＣコード）を格納する。
　Ｓ５０４において、ＤＭＡＣ１０は、リードアドレス選択１９０でデータリードアドレス１７１を選択し、リードライトアドレス選択２６０でリードアドレス１９１を選択し、メモリ３０からリードデータを読み出す。
　Ｓ５０５において、ＤＭＡＣ１０は、メモリデータバス４１からデータ読込み部１４０と誤り検出符号リードデータ選択１３０を介してリードデータ１３２を取得する。リードデータ１３２は、符号チェック部１１０に入力される。
　Ｓ５０６において、符号チェック部１１０は、リードデータ１３２から誤り検出符号の生成を行う。
　なお、本実施の形態では、リードデータ１３２から生成する誤り検出符号として巡回冗長検査コード（ＣＲＣコード）を想定しているが、その他の誤り検出符号でもよい。
　Ｓ５０７において、符号チェック部１１０は、リードデータ１３２から生成した誤り検出符号と、符号格納部１２０から出力される誤り検出符号１２１（ＣＲＣコード）とを比較する。
　符号チェック部１１０は、リードデータ１３２を演算し、演算した演算結果と誤り検出符号１３１とが一致するか否かを判定する。符号チェック部１１０は、一致する場合にリードデータ１３２に誤りがないと判定し、不一致の場合にリードデータ１３２に誤りがあると判定する。
＜ＣＲＣエラーチェック正常の場合の処理＞
　リードデータ１３２から生成した誤り検出符号と誤り検出符号１２１（ＣＲＣコード）とが一致する場合（Ｓ５０７でＹＥＳ）は、符号チェック部１１０はメモリチェックが正常のチェック結果１１１を出力する。
　チェック結果１１１が正常の場合、制御部１００は、Ｓ５０８において、メモリチェック対象の全領域についてメモリチェックが完了したか否かを判定する。
　メモリチェック対象の全領域についてメモリチェックが完了した場合（Ｓ５０８でＹＥＳ）は、ＣＲＣ用メモリチェック処理を終了する。
　メモリチェック対象の全領域においてメモリチェックが未完了の領域がある場合（Ｓ５０８でＮＯ）は、Ｓ５０９に進む。
　Ｓ５０９において、制御部１００は、データリードアドレス格納部１７０に格納されたデータリードアドレス１７１を基に、次にアクセスするデータリードアドレス１０１を生成する。制御部１００は、データリードアドレス１７１が６４ｂｉｔデータ時は８加算したバイトアドレスをデータリードアドレス１０１として生成する。
　この時、符号リードアドレス計算部２００は、次にアクセスするデータリードアドレス１０１から、誤り検出符号リードアドレス２０１を生成し、符号リードアドレス格納部１８０に格納する。
　Ｓ５１０において、制御部１００は、ＤＭＡ転送起動がＣＰＵ２０から実施された場合に備え、チェック開始アドレスレジスタ３００４に生成したデータリードアドレス１０１を設定する。
　Ｓ５１１において、制御部１００は、ＤＭＡ転送起動がＣＰＵ２０から実施されたか否か判定する。
　ＤＭＡ転送が起動されている場合（Ｓ５１１でＹＥＳ）は、制御部１００はＣＲＣ用メモリチェック処理を終了する。
　ＤＭＡ転送が起動されていない場合（Ｓ５１１でＮＯ）は、Ｓ５０２に戻りメモリチェック動作を繰り返す。
＜ＣＲＣエラーチェック異常の場合の処理＞
　リードデータ１３２から生成した誤り検出符号と誤り検出符号１２１（ＣＲＣコード）とが不一致の場合（Ｓ５０７でＮＯ）は、符号チェック部１１０はメモリチェックが異常のチェック結果１１１を出力する。
　Ｓ５２１において、制御部１００は、メモリチェックの動作を停止する。
　Ｓ５２２において、制御部１００は、ＣＰＵ２０にエラー通知信号１０３をアサートし、メモリに異常があることを通知し、ＣＲＣ用メモリチェック処理を終了する。
　以上で、ＣＲＣ用メモリチェック処理Ｓ３０３の動作についての説明を終わる。
＜ＤＭＡ転送実行処理Ｓ２０４１＞
　図１１から図１３を用いて、本実施の形態に係るＤＭＡ転送実行処理Ｓ２０４１の動作について説明する。
　本実施の形態に係るＤＭＡＣ１０のＤＭＡ転送は、メモリチェックモードとは無関係に実行される。
　ＣＰＵ２０がＤＭＡＣ１０に対してＤＭＡ起動を行うと、ＤＭＡＣ１０はＤＭＡアドレス記憶部２８０に設定されているアドレス及び転送サイズ２８１に従い、ＤＭＡ転送を開始する。アドレス及び転送サイズ２８１には、ＤＭＡリードアドレス、ＤＭＡライトアドレス及び転送サイズが含まれる。
　まず、図１１を用いて、ＤＭＡ転送実行処理Ｓ２０４１の全体動作について説明する。
　Ｓ６０１において、ＤＭＡＣ１０は、ＤＭＡ起動を待つ。ＣＰＵ２０は、ローカルバス５０を介してＤＭＡＣ１０に対してＤＭＡ転送起動をする。
　Ｓ６０２において、ローカルバスＩＦ２７０のＤＭＡ転送を起動するレジスタに書き込みが行われると、ローカルバスＩＦ２７０は制御部１００にＤＭＡ起動指示２７３を出力する。制御部１００はＤＭＡ転送動作、すなわちＤＭＡ転送処理Ｓ２０４を開始する。
　Ｓ６０３において、制御部１００は、アドレス及び転送サイズ２８１に含まれるＤＭＡリードアドレスを読み出し、データリードアドレス１０１に出力する。
　Ｓ６０４において、制御部１００は、データリードアドレス格納部１７０にデータリードアドレス１０１を設定する。
　Ｓ６０５において、制御部１００は、アドレス及び転送サイズ２８１に含まれるＤＭＡライトアドレスを読み出し、データライトアドレス１０２に出力する。
　Ｓ６０６において、制御部１００は、データライトアドレス格納部２４０にデータライトアドレス１０２を設定する。
　Ｓ６０７において、制御部１００は、メモリ種類記憶部３１０に設定されているメモリ種類により、実施するＤＭＡ転送処理を判定する。
　制御部１００は、メモリ種類記憶部３１０に「ＥＣＣ機能付メモリ」が設定されていると判定すると、メモリ３０がＥＣＣ機能付メモリであるとして、ＥＣＣ用ＤＭＡ転送処理Ｓ６０８を実行する。
　制御部１００は、メモリ種類記憶部３１０に「ＥＣＣ機能無しメモリ」が設定されていると判定すると、メモリ３０がＥＣＣ機能無しメモリであるとして、ＣＲＣ用ＤＭＡ転送処理Ｓ６０９を実行する。
　このように、ＤＭＡ転送処理は、メモリ３０がＥＣＣ機能付メモリの場合とＥＣＣ機能付メモリでない場合とで異なる。
　以上で、ＤＭＡ転送実行処理Ｓ２０４１の全体動作についての説明を終わる。
＜ＥＣＣ用ＤＭＡ転送処理Ｓ６０８＞
　図１２を用いて、ＥＣＣ用ＤＭＡ転送処理Ｓ６０８の動作について説明する。
　Ｓ７０１において、ＤＭＡＣ１０は、データリードアドレス格納部１７０に設定されたデータリードアドレス１７１を読み出す。
　Ｓ７０２において、ＤＭＡＣ１０は、データリードアドレス１７１のメモリ内容の読み出しを行う。ＤＭＡＣ１０は、メモリデータバス４１より誤り検出符号及びリードデータ１４２を受信する。ここでの誤り検出符号はＥＣＣコードである。ＤＭＡＣ１０は、符号格納部１２０に、ＥＣＣ用の誤り訂正符号である誤り検出符号１３１、すなわちＥＣＣコードを格納する。
　Ｓ７０３において、ＤＭＡＣ１０は、符号格納部１２０から出力される誤り検出符号１２１（ＥＣＣコード）と、読み出したリードデータ１３２とをあわせて、符号チェック部１１０に出力する。
　Ｓ７０４において、符号チェック部１１０は、リードデータ１３２と誤り検出符号１３１とに基づいてリードデータ１３２に誤りがあるか否を判定する。すなわち、ＤＭＡＣ１０は、符号チェック部１１０によりＥＣＣエラーチェックを実行する。
＜ＥＣＣエラーチェック正常の場合の処理＞
　ＥＣＣエラーチェックのチェック結果１１１が正常の場合（Ｓ７０５でＹＥＳ）、Ｓ７０６に進む。
　Ｓ７０６において、ＤＭＡＣ１０は、符号チェック部１１０から出力される誤り検出符号１１２（ＥＣＣコード）とリードデータ１１３とをデータ及び符号一時格納部１５０に格納する。
　Ｓ７０７において、ＤＭＡＣ１０は、データライトアドレス格納部２４０に格納されたデータライトアドレス２４１を読み出す。
　Ｓ７０８において、ＤＭＡＣ１０は、データ及び符号一時格納部１５０から出力された誤り検出符号及びライトデータ１５１をデータ書込み部１６０に出力する。
　Ｓ７０９において、ＤＭＡＣ１０は、データライトアドレス２４１のメモリ領域へ、データ書込み部１６０により誤り検出符号及びライトデータ１５１を書き込む。
　Ｓ７１０において、ＤＭＡＣ１０は、ＥＣＣ１ビットエラーが発生していたか否かを判定する。Ｓ７０５でＹＥＳの場合はＥＣＣ１ビットエラーが発生していない場合（Ｓ７１０でＮＯ）であるため、ＥＣＣ用ＤＭＡ転送処理Ｓ６０８を終了する。
　以下に説明するＳ７２２の処理の後にＳ７０６の処理を実行した場合は、ＥＣＣ１ビットエラーが発生している場合（Ｓ７１０でＹＥＳ）であるため、Ｓ７３１に進む。
＜ＥＣＣエラーチェック異常の場合の処理＞
　ＥＣＣエラーチェックのチェック結果１１１が異常の場合（Ｓ７０５でＮＯ）、Ｓ７２１に進む。
　ＥＣＣエラーチェックのチェック結果１１１において２ビット誤りエラーを検出した場合（Ｓ７２１でＹＥＳ）、処理はＳ７４１に進む。
　Ｓ７４１において、制御部１００は、ＤＭＡ転送自体の動作を停止する。
　Ｓ７４２において、制御部１００は、ＣＰＵ２０にエラー通知信号１０３をアサートし、メモリに異常があることを通知し、ＥＣＣ用ＤＭＡ転送処理Ｓ６０８を終了する。
　ＥＣＣエラーチェックのチェック結果１１１において１ビット誤りエラーを検出した場合（Ｓ７２１でＮＯ）、処理はＳ７２２に進む。
　Ｓ７２２において、符号チェック部１１０は、リードデータ１３２に誤りがあると判定した場合、誤り検出符号１３１に基づいてチェックデータ１４２Ａを訂正する。符号チェック部１１０は、正しいＥＣＣコード及びデータに訂正し、訂正したＥＣＣコード及びデータを誤り検出符号１１２（ＥＣＣコード）及びリードデータ１１３としてデータ及び符号一時格納部１５０に出力し格納する。
　以降、Ｓ７０７からＳ７１０を実行する。
　すなわち、データ書込み部１６０は、符号チェック部１１０により訂正されたチェックデータ１４２Ａ（正しいＥＣＣコード及びデータ）を、ＤＭＡ転送先である書込みアドレス２８１２に書き込む。
　なお、Ｓ７１０において、ＤＭＡＣ１０は、ＥＣＣ１ビットエラーが発生しているか否かを判定し、ＥＣＣ１ビットエラーが発生している場合（Ｓ７１０でＹＥＳ）、Ｓ７３１に進むと説明した。これは、制御部１００が、読み出した領域に訂正後のＥＣＣコード及びデータを書き戻すために、ＥＣＣ１ビットエラーが発生していたのか否かを判定するものである。
　Ｓ７３１において、ＤＭＡＣ１０は、データリードアドレス格納部１７０から読み出したデータリードアドレス１７１を取得する。
　Ｓ７３２において、ＤＭＡＣ１０は、そのデータリードアドレス１７１をデータライトアドレス１０２に出力し、データライトアドレス格納部２４０に設定する。
　Ｓ７３３において、ＤＭＡＣ１０は、書き戻すアドレス値となっているデータライトアドレス２４１のメモリ領域へ、符号チェック部１１０によって正しいＥＣＣコード及びデータに訂正された訂正後のＥＣＣコード及びデータを書き戻す。
　すなわち、データ書込み部１６０は、符号チェック部１１０により訂正されたチェックデータ１４２Ａ（正しいＥＣＣコード及びデータ）を、ＤＭＡ転送の読み込み元である読込みアドレス２８１１に書き込む。
＜ＣＲＣ用ＤＭＡ転送処理Ｓ６０９＞
　図１３を用いて、ＣＲＣ用ＤＭＡ転送処理Ｓ６０９の動作について説明する。
　Ｓ８０１において、ＤＭＡＣ１０は、データリードアドレス格納部１７０に設定されたデータリードアドレス１７１を読み出す。
　Ｓ８０１において、ＤＭＡＣ１０は、データリードアドレス１７１のメモリ内容の読み出しを行う。この時、ＤＭＡＣ１０は、メモリデータバスより誤り検出符号及びリードデータ１４２を入力する。誤り検出符号及びリードデータ１４２には、読み出したリードデータのみが含まれる。
　Ｓ８０３において、ＤＭＡＣ１０は、読み出したリードデータをデータ読込み部１４０と誤り検出符号リードデータ選択１３０とを経由し、リードデータ１３２として符号チェック部１１０に入力する。
　Ｓ８０４において、符号チェック部１１０は、入力されたリードデータ１３２から誤り検出符号の生成を行う。なお、誤り検出符号の読み出しにかかる時間を省略し転送処理時間を短くするために、ＤＭＡＣ１０は、ＤＭＡ転送によるデータの読み出し時は誤り検出を行わない。
　Ｓ８０５において、符号チェック部１１０は、生成した誤り検出符号１１２と、リードデータ１１３とをデータ及び符号一時格納部１５０に出力する。誤り検出符号１１２とリードデータ１１３とは、データ及び符号一時格納部１５０に格納される。
　Ｓ８０６において、ＤＭＡＣ１０は、制御部１００によりデータライトアドレス格納部２４０に格納されたデータライトアドレス２４１を読み出す。
　Ｓ８０７において、ＤＭＡＣ１０は、データ書込み部１６０にデータ及び符号一時格納部１５０に格納された誤り検出符号及びライトデータ１５１を出力する。ここで、誤り検出符号及びライトデータ１５１には、リードデータ１１３のみが含まれる。
　Ｓ８０８において、ＤＭＡＣ１０は、データライトアドレス２４１のメモリ領域へ、データ書込み部１６０の誤り検出符号及びライトデータ１５１（データのみ）を書き込む。
　Ｓ８０９において、ＤＭＡＣ１０は、制御部１００により、符号ライトアドレス格納部２３０に格納された誤り検出符号ライトアドレス２３１を読み出す。
　Ｓ８１０において、ＤＭＡＣ１０は、データ書込み部１６０にデータ及び符号一時格納部１５０に格納された誤り検出符号及びライトデータ１５１を出力する。ここでは、誤り検出符号及びライトデータ１５１には、誤り検出符号１１２（ＣＲＣコード）のみが含まれる。
　Ｓ８１１において、ＤＭＡＣ１０は、誤り検出符号ライトアドレス２３１のメモリ領域へ、データ書込み部１６０を介して誤り検出符号及びライトデータ１５１（ＣＲＣコードのみ）の書き込みを行う。
　以上で、ＣＲＣ用ＤＭＡ転送処理Ｓ６０９の動作についての説明を終了する。
＜誤り検出符号リードアドレスの生成処理＞
　ここで、図１４を用いて、符号リードアドレス計算部２００の誤り検出符号リードアドレスの生成処理について説明する。
　データリードアドレス格納部１７０にデータリードアドレス１０１が格納されるとデータリードアドレス１７１が出力される。符号リードアドレス計算部２００には、このデータリードアドレス１７１が入力される。
　符号リードアドレス計算部２００は、データリードアドレス１７１が入力されると、データリードアドレス１７１から誤り検出符号が格納されている相対アドレスを計算する。
　図１４に示すように、符号リードアドレス計算部２００は、減算器２００１、右３ビットシフタ２００４、加算器２００６を備える。
　符号リードアドレス計算部２００には、メモリ先頭番地２００２が入力される。
　減算器２００１は、データリードオフセットアドレス２００３を出力する。
　右３ビットシフタ２００４は、誤り検出符号リードオフセットアドレス２００５を出力する。
　データを６４ビットのデータとし、誤り検出符号を８ビットの巡回冗長検査コード（ＣＲＣコード）とする。
　符号リードアドレス計算部２００は、データリードアドレス１７１からメモリ先頭番地２００２を減算器２００１で引いたアドレスを、データリードオフセットアドレス２００３とする。メモリ先頭番地２００２は初期化処理Ｓ１００時にＣＰＵ２０により設定され、ＤＭＡＣ１０内で記憶される。
　次に、符号リードアドレス計算部２００は、データリードオフセットアドレス２００３を８で割った値、すなわち右３ビットシフタ２００４の出力を、誤り検出符号リードオフセットアドレス２００５とする。
　次に、符号リードアドレス計算部２００は、誤り検出符号リードオフセットアドレス２００５に、符号ベースアドレス記憶部２２０に格納された誤り検出符号ベースアドレス２２１を加算器２００６で加算する。符号リードアドレス計算部２００は、加算器２００６の出力を誤り検出符号リードアドレス２０１として生成する。
　誤り検出符号リードアドレス２０１は、符号リードアドレス格納部１８０に出力される。
　なお、符号ライトアドレス計算部２１０の誤り検出符号ライトアドレスの生成処理については、上記の符号リードアドレス計算部２００の誤り検出符号リードアドレスの生成処理と同様である。
　図１５は、本実施の形態に係る組込みシステム１０００のハードウェア構成の一例を示す図である。
　組込みシステム１０００はコンピュータである。
　組込みシステム１０００は、プロセッサ９０１、補助記憶装置９０２、メモリ９０３、通信装置９０４、入力インタフェース９０５、ディスプレイインタフェース９０６、ＤＭＡＣ１０といったハードウェアを備える。
　プロセッサ９０１は、信号線９１０を介して他のハードウェアと接続され、これら他のハードウェアを制御する。上述したＣＰＵ２０はプロセッサ９０１の例である。また、上述したメモリ３０はメモリ９０３の例である。また、上述したメモリバス４０及びローカルバス５０は、信号線９１０の例である。
　入力インタフェース９０５は、入力装置９０７に接続されている。
　ディスプレイインタフェース９０６は、ディスプレイ９０８に接続されている。
　プロセッサ９０１は、プロセッシングを行うＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）である。
　プロセッサ９０１は、例えば、ＣＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵである。
　補助記憶装置９０２は、例えば、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）である。
　メモリ９０３は、例えば、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
　通信装置９０４は、データを受信するレシーバー９０４１及びデータを送信するトランスミッター９０４２を含む。
　通信装置９０４は、例えば、通信チップ又はＮＩＣ（Ｎｅｔｗｏｒｋ　Ｉｎｔｅｒｆａｃｅ　Ｃａｒｄ）である。
　入力インタフェース９０５は、入力装置９０７のケーブル９１１が接続されるポートである。
　入力インタフェース９０５は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）端子である。
　ディスプレイインタフェース９０６は、ディスプレイ９０８のケーブル９１２が接続されるポートである。
　ディスプレイインタフェース９０６は、例えば、ＵＳＢ端子又はＨＤＭＩ（登録商標）（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）端子である。
　入力装置９０７は、例えば、マウス、キーボード又はタッチパネルである。
　ディスプレイ９０８は、例えば、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）である。
　補助記憶装置９０２には、組込みシステム１０００の機能を実現するプログラムが記憶されている。以下、組込みシステム１０００の機能を実現する構成部をまとめて「部」と表記する。
　「部」の機能を実現するプログラムは、１つのプログラムであってもよいし、複数のプログラムから構成されていてもよい。
　このプログラムは、メモリ９０３にロードされ、プロセッサ９０１に読み込まれ、プロセッサ９０１によって実行される。
　更に、補助記憶装置９０２には、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）も記憶されている。
　そして、ＯＳの少なくとも一部がメモリ９０３にロードされ、プロセッサ９０１はＯＳを実行しながら、「部」の機能を実現するプログラムを実行する。
　図１５では、１つのプロセッサ９０１が図示されているが、組込みシステム１０００が複数のプロセッサ９０１を備えていてもよい。
　そして、複数のプロセッサ９０１が「部」の機能を実現するプログラムを連携して実行してもよい。
　また、「部」の処理の結果を示す情報やデータや信号値や変数値が、メモリ９０３、補助記憶装置９０２、又は、プロセッサ９０１内のレジスタ又はキャッシュメモリにファイルとして記憶される。
　「部」を「サーキットリー」で提供してもよい。
　また、「部」を「回路」又は「工程」又は「手順」又は「処理」に読み替えてもよい。また、「処理」を「回路」又は「工程」又は「手順」又は「部」に読み替えてもよい。
　「回路」及び「サーキットリー」は、プロセッサ９０１だけでなく、ロジックＩＣ又はＧＡ（Ｇａｔｅ　Ａｒｒａｙ）又はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）又はＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）といった他の種類の処理回路をも包含する概念である。
　なお、プログラムプロダクトと称されるものは、「部」として説明している機能を実現するプログラムが記録された記憶媒体、記憶装置などであり、見た目の形式に関わらず、コンピュータ読み取り可能なプログラムをロードしているものである。
＊＊＊本実施の形態の効果の説明＊＊＊
　以上のように、メモリチェック装置によれば、ＤＭＡＣがメモリチェック機能を有するので、ＣＰＵの処理を中断あるいは遅延させることなくメモリチェック処理を実行することができる。
　また、メモリチェック装置によれば、ＤＭＡＣがＤＭＡ転送機能と別にメモリチェック機能を持つ。よって、ＤＭＡＣがＤＭＡ転送中でない場合でもメモリチェックを実行することができる。
　また、メモリチェック装置によれば、ＤＭＡ転送中であっても、ＤＭＡＣがメモリチェックを行い、チェック結果が正常の場合にＤＭＡ転送処理を実行することができる。よって、メモリチェック装置は、ＤＭＡ転送の処理を中断あるいは遅延させることなくメモリチェック処理を行うことができる。
　また、メモリチェック装置によれば、ＤＭＡ転送及びメモリチェックの対象となるメモリがＥＣＣ機能付であるか否かのメモリ種類の情報を格納するメモリ種類記憶部を持つ。よって、ＤＭＡＣはメモリ種類を容易に判定することができる。
　メモリがＥＣＣ機能付メモリである場合で、かつＤＭＡ転送時のデータの正当性チェックで誤り訂正を行うことが可能である時（１ビットエラーの時）、メモリチェック装置は、ＥＣＣコードに基づいてデータを修正することができる。そして、メモリチェック装置によれば、訂正後のＥＣＣコード及びデータを書き込み先及び読み出し元のメモリへ書き込むことができるので、処理を中断あるいは遅延させることなくメモリの訂正をすることができる。
　また、メモリがＥＣＣ機能付メモリでない場合は、メモリチェック装置は、ＤＭＡ転送時に巡回冗長検査（ＣＲＣ）コードを生成し、対応するメモリ番地（ＣＲＣコード格納領域）に書き込む。メモリチェック装置は、ＣＲＣコードを用いてデータのチェックをすることができる。
　このように、メモリチェック装置によれば、ＤＭＡ転送時に、メモリがＥＣＣ機能付メモリであってもＥＣＣ機能付メモリでなくても、メモリの種類に応じてメモリチェック処理及びＤＭＡ転送を実行することができる。よって、メモリチェック装置は、様々な種類の組込みシステムに採用することができる。
　また、メモリがＥＣＣ機能付メモリである場合で、ＤＭＡ転送時でない場合、メモリチェック装置は、メモリチェックで誤り訂正を行うことが可能である時（１ビットエラー）、データを訂正し、訂正後のＥＣＣコード及びデータを読み出し元のメモリ番地へ書き込む。一方、メモリがＥＣＣ機能付メモリでない場合で、ＤＭＡ転送時でない場合、メモリチェック装置は、ＣＲＣコードを対応するメモリ番地から読み出し、ＤＭＡＣ内で生成するリードデータから生成するＣＲＣコードとの一致を検査する。
　このように、メモリチェック装置によれば、ＤＭＡ転送時でない場合のメモリチェック時に、メモリがＥＣＣ機能付メモリであってもＥＣＣ機能付メモリでなくても、メモリの種類に応じてメモリチェック処理を実行することができる。よって、メモリチェック装置は、様々な種類の組込みシステムに採用することができる。
　また、メモリチェック装置は、メモリチェック動作可能なモード（メモリチェックモード）と非動作なモード（非メモリチェックモード）を持つ。メモリチェックモードと非メモリチェックモードとは、ローカルバス経由によるＣＰＵからの指示によりモードを遷移する。
　また、本実施の形態に係るメモリチェック装置によれば、内蔵するタイマ部が発光するタイミング通知により定期的にメモリチェックモードに遷移するので、メモリチェックをきめ細かく実行することができる。
　また、メモリチェック装置によれば、ＤＭＡ転送の起動を優先し、メモリチェック開始前及びメモリチェック中にＤＭＡ転送の起動がないことを確認するので、ＤＭＡ転送の処理を中断あるいは遅延させることなくメモリチェック処理を行う。
　また、メモリチェック装置によれば、メモリチェックがＤＭＡ転送の起動によって中断された場合に、次回のメモリチェックではチェック開始アドレス記憶部に記憶された続きのアドレスから実行することができる。
　以上、実施の形態１について説明したが、この実施の形態に含まれる複数の部分について部分的に組み合わせて実施しても構わない。あるいは、この実施の形態に含まれる１つの部分を部分的に実施しても構わない。その他、この実施の形態を、全体としてあるいは部分的に、どのように組み合わせて実施しても構わない。
　なお、上記の実施の形態は、本質的に好ましい例示であって、本発明、その適用物や用途の範囲を制限することを意図するものではなく、必要に応じて種々の変更が可能である。
　１０　ＤＭＡＣ、１０Ａ　ＤＭＡコントローラ、２０　ＣＰＵ、３０　メモリ、４０　メモリバス、４１　メモリデータバス、４２　メモリアドレスバス、５０　ローカルバス、１００　制御部、１０１　データリードアドレス、１０１Ａ　読込み要求、１０１Ｂ　転送要求、１０２　データライトアドレス、１０３　エラー通知信号、１１０　符号チェック部、１１０Ａ　判定部、１１１　チェック結果、１１２　誤り検出符号、１１３　リードデータ、１２０　符号格納部、１２１，１３１　誤り検出符号、１３０　誤り検出符号リードデータ選択、１３２　リードデータ、１４０　データ読込み部、１４１，１４２　誤り検出符号及びリードデータ、１４２Ａ　チェックデータ、１５０　データ及び符号一時格納部、１５１，１６１　誤り検出符号及びライトデータ、１６０　データ書込み部、１７０　データリードアドレス格納部、１８０　符号リードアドレス格納部、１９０　リードアドレス選択、２００　符号リードアドレス計算部、２１０　符号ライトアドレス計算部、２２０　符号ベースアドレス記憶部、２３０　符号ライトアドレス格納部、２４０　データライトアドレス格納部、２５０　ライトアドレス選択、２６０　リードライトアドレス選択、２７０　ローカルバスＩＦ、２８０　ＤＭＡアドレス記憶部、２９０　タイマ部、３００　チェック開始アドレス記憶部、３１０　メモリ種類記憶部、１７１　データリードアドレス、１８１　誤り検出符号リードアドレス、１９１　リードアドレス、２０１　誤り検出符号リードアドレス、２１１　誤り検出符号ライトアドレス、２２１　誤り検出符号ベースアドレス、２３１　誤り検出符号ライトアドレス、２４１　データライトアドレス、２５１　ライトアドレス、２６１　メモリアドレス、２７１　ＤＭＡリードライトアドレス、２７２　誤り検出符号ベースアドレス、２７３　ＤＭＡ起動指示、２７４　メモリ種類、２８１　アドレス及び転送サイズ、２９１　タイミング通知、３０１　チェック開始アドレス、３０２　データリードアドレス、３１１　メモリ種類、２００１　減算器、２００２　メモリ先頭番地、２００３　データリードオフセットアドレス、２００４　右３ビットシフタ、２００５　誤り検出符号リードオフセットアドレス、２００６　加算器、２８１１　読込みアドレス、２８１２　書込みアドレス、３００１　検査終了アドレスレジスタ、３００２　検査対象先頭アドレスレジスタ、３００３　選択器、３００４　チェック開始アドレスレジスタ、３００５　アドレス加算器、３００６　出力、３００７　検査対象先頭アドレス、８００　メモリチェック装置、９０１　プロセッサ、９０２　補助記憶装置、９０３　メモリ、９０４　通信装置、９０５　入力インタフェース、９０６　ディスプレイインタフェース、９０７　入力装置、９０８　ディスプレイ、９１０　信号線、９１１，９１２　ケーブル、１０００　組込みシステム、２０２０　メモリチェックモード、２０１０　非メモリチェックモード、２０３０　メモリチェック動作開始指示、２０４０　メモリチェックモード解除、９０４１　レシーバー、９０４２　トランスミッター、Ｓ１００　初期化処理、Ｓ２００　メモリチェック処理、Ｓ２０３　メモリ別メモリチェック処理、Ｓ３０２　ＥＣＣ用メモリチェック処理、Ｓ３０３　ＣＲＣ用メモリチェック処理、Ｓ２０４　ＤＭＡ転送処理、Ｓ６０８　ＥＣＣ用ＤＭＡ転送処理、Ｓ６０９　ＣＲＣ用ＤＭＡ転送処理、Ｓ２０４１　ＤＭＡ転送実行処理。

Claims (10)

  1. 　メモリに記憶されたデータをチェックするメモリチェック装置において、
    　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）からの転送命令によりＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送を実行するＤＭＡコントローラを備え、
    　前記ＤＭＡコントローラは、
    　チェックを開始する位置を示すチェック開始アドレスを記憶するチェック開始アドレス記憶部と、
    　ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、前記メモリからデータを読み込む読込み要求を出力する制御部と、
    　前記制御部から前記読込み要求が出力されると、前記チェック開始アドレスが示す位置からチェックの対象であるリードデータを含むチェックデータを読み込むデータ読込み部と、
    　前記データ読込み部により読み込まれた前記リードデータに誤りがあるか否かを判定する判定部と
    を備えるメモリチェック装置。
  2. 　前記ＤＭＡコントローラは、
    　ＤＭＡ転送の際にデータを読み込む位置を示す読込みアドレスと、ＤＭＡ転送の際にデータを書き込む位置を示す書込みアドレスとを記憶するＤＭＡアドレス記憶部を備え、
    　前記制御部は、
    　ＤＭＡ転送の実行中であると判定した場合に、ＤＭＡ転送の実行を要求する転送要求を出力し、
    　前記データ読込み部は、
    　前記制御部から前記転送要求が出力されると、前記読込みアドレスが示す位置から前記チェックデータを読み込み、
    　前記ＤＭＡコントローラは、
    　前記判定部により前記リードデータに誤りがないと判定された場合に、前記チェックデータを前記書込みアドレスに書き込むデータ書込み部を備える請求項１に記載のメモリチェック装置。
  3. 　前記データ読込み部は、
    　前記リードデータの誤りを検出する誤り検出符号を含む前記チェックデータを読み込み、
    　前記判定部は、
    　前記リードデータと前記誤り検出符号とに基づいて前記リードデータに誤りがあるか否かを判定し、前記リードデータに誤りがあると判定した場合、前記誤り検出符号に基づいて前記チェックデータを訂正し、
    　前記ＤＭＡコントローラは、
    　前記判定部により訂正された前記チェックデータを、前記チェック開始アドレスに書き込むデータ書込み部を備える請求項１に記載のメモリチェック装置。
  4. 　前記データ読込み部は、
    　前記リードデータの誤りを検出する誤り検出符号を含む前記チェックデータを読み込み、
    　前記判定部は、
    　前記リードデータと前記誤り検出符号とに基づいて前記リードデータに誤りがあるか否かを判定し、前記リードデータに誤りがあると判定した場合、前記誤り検出符号に基づいて前記チェックデータを訂正し、
    　前記ＤＭＡコントローラは、
    　前記判定部により訂正された前記チェックデータを、前記読込みアドレスに書き込むと共に前記書込みアドレスに書き込むデータ書込み部を備える請求項２に記載のメモリチェック装置。
  5. 　前記メモリチェック装置は、
    　ＥＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）機能付メモリを前記メモリとしてチェックする請求項３または４に記載のメモリチェック装置。
  6. 　前記データ読込み部は、
    　前記リードデータの誤りを検出する誤り検出符号を含む前記チェックデータを読み込み、
    　前記判定部は、
    　前記リードデータを演算し、演算した演算結果と前記誤り検出符号とが一致するか否かを判定し、一致する場合に前記リードデータに誤りがないと判定し、不一致の場合に前記リードデータに誤りがあると判定する請求項１に記載のメモリチェック装置。
  7. 　前記データ読込み部は、
    　前記誤り検出符号としてＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）符号を読み込む請求項６に記載のメモリチェック装置。
  8. 　前記ＤＭＡコントローラは、
    　定期的にタイミング通知を出力するタイマ部を備え、
    　前記制御部は、
    　前記タイマ部から前記タイミング通知が出力されると、ＤＭＡ転送を実行中であるか否かの判定を開始する請求項１から６のいずれか１項に記載のメモリチェック装置。
  9. 　請求項１から８のいずれか１項に記載のメモリチェック装置と、
    　前記メモリチェック装置とローカルバスにより接続されたＣＰＵと、
    　前記メモリチェック装置とメモリバスにより接続されたメモリとを備える組込みシステム。
  10. 　メモリに記憶されたデータをチェックするメモリチェック装置のメモリチェック方法において、
    　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）からの転送命令によりＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送を実行すると共に、チェックを開始する位置を示すチェック開始アドレスを記憶するチェック開始アドレス記憶部を備えるＤＭＡコントローラを備え、
    　前記ＤＭＡコントローラの制御部が、ＤＭＡ転送を実行中であるか否かを判定し、ＤＭＡ転送の実行中でないと判定した場合に、前記メモリからチェックの対象であるリードデータを含むチェックデータを読み込む読込み要求を出力し、
    　前記ＤＭＡコントローラのデータ読込み部が、前記制御部から前記読込み要求が出力されると、前記チェック開始アドレスが示す位置からデータをリードデータとして読み込み、
    　前記ＤＭＡコントローラの判定部が、前記データ読込み部により読み込まれた前記リードデータに誤りがあるか否かを判定するメモリチェック方法。
PCT/JP2015/060508 2015-04-02 2015-04-02 メモリチェック機能を有するｄｍａｃ WO2016157505A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/060508 WO2016157505A1 (ja) 2015-04-02 2015-04-02 メモリチェック機能を有するｄｍａｃ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/060508 WO2016157505A1 (ja) 2015-04-02 2015-04-02 メモリチェック機能を有するｄｍａｃ

Publications (1)

Publication Number Publication Date
WO2016157505A1 true WO2016157505A1 (ja) 2016-10-06

Family

ID=57004104

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/060508 WO2016157505A1 (ja) 2015-04-02 2015-04-02 メモリチェック機能を有するｄｍａｃ

Country Status (1)

Country Link
WO (1) WO2016157505A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5841497A (ja) * 1981-09-02 1983-03-10 Toshiba Corp メモリ制御方式
JPS6242396A (ja) * 1985-08-15 1987-02-24 マイテル・コ−ポレ−シヨン ダイナミツク・メモリ・リフレツシユ及びパリテイ・チエツク回路
JPH06223002A (ja) * 1992-10-30 1994-08-12 Hewlett Packard Co <Hp> マイクロプロセッサメモリのテスト回路
US5588112A (en) * 1992-12-30 1996-12-24 Digital Equipment Corporation DMA controller for memory scrubbing
JP2005149503A (ja) * 2003-11-14 2005-06-09 Hewlett-Packard Development Co Lp Ｄｍａを使用してメモリをテストするためのシステムおよび方法
JP2014071543A (ja) * 2012-09-27 2014-04-21 Yamaha Corp 半導体集積回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5841497A (ja) * 1981-09-02 1983-03-10 Toshiba Corp メモリ制御方式
JPS6242396A (ja) * 1985-08-15 1987-02-24 マイテル・コ−ポレ−シヨン ダイナミツク・メモリ・リフレツシユ及びパリテイ・チエツク回路
JPH06223002A (ja) * 1992-10-30 1994-08-12 Hewlett Packard Co <Hp> マイクロプロセッサメモリのテスト回路
US5588112A (en) * 1992-12-30 1996-12-24 Digital Equipment Corporation DMA controller for memory scrubbing
JP2005149503A (ja) * 2003-11-14 2005-06-09 Hewlett-Packard Development Co Lp Ｄｍａを使用してメモリをテストするためのシステムおよび方法
JP2014071543A (ja) * 2012-09-27 2014-04-21 Yamaha Corp 半導体集積回路

Similar Documents

Publication Publication Date Title
JP5212369B2 (ja) 演算器及び演算器の制御方法
US10796003B2 (en) Divided integrity verification using memory segment protection
JP2009527820A (ja) エラー訂正方法およびエラー訂正装置
EP3734466A1 (en) Apparatus, systems, and methods to detect and/or correct bit errors using an in band link over a serial peripheral interface
US10319461B2 (en) Low-overhead mechanism to detect address faults in ECC-protected memories
US9721104B2 (en) CPU-based measured boot
JP2012198876A (ja) メモリデバイスにおける読み出し不可状態を解決するための装置及び方法
US8555050B2 (en) Apparatus and method thereof for reliable booting from NAND flash memory
JP6341795B2 (ja) マイクロコンピュータ及びマイクロコンピュータシステム
US8127052B2 (en) Data transfer control device and computer system
US20150046759A1 (en) Semiconductor integrated circuit device
CN117136355A (zh) 在卸载操作中使用的错误校验数据
US20120254656A1 (en) Method, apparatus and system for providing memory sparing information
JP5561791B2 (ja) 情報処理装置、情報処理方法、及び情報処理プログラム
CN112558884A (zh) 数据保护方法以及基于NVMe的存储设备
JP2012173933A (ja) データ記憶装置及び誤り検出訂正方法
JP2010181990A (ja) データプロセッサ
WO2016157505A1 (ja) メモリチェック機能を有するｄｍａｃ
JP2007299249A (ja) Ｎａｎｄ型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法
TWI595361B (zh) 電子裝置與其載入程式碼之方法
JP2008065725A (ja) Ｎａｎｄ型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法
US20130055017A1 (en) Device and method for restoring information in a main storage unit
CN111061591A (zh) 基于存储器完整性检查控制器实现数据完整性检查的系统和方法
JP7074291B2 (ja) 情報処理装置、情報処理方法及びプログラム
US11836048B2 (en) Information processing apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15887651

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15887651

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP