JPS5841497A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS5841497A JPS5841497A JP56138169A JP13816981A JPS5841497A JP S5841497 A JPS5841497 A JP S5841497A JP 56138169 A JP56138169 A JP 56138169A JP 13816981 A JP13816981 A JP 13816981A JP S5841497 A JPS5841497 A JP S5841497A
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- JP
- Japan
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- memory device
- read
- memory
- interrupt
- semiconductor memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ制御方式、具体的には、ンフトエラーの
蓄積を防止した信頼性の高いメモリ制御方式に関する。
蓄積を防止した信頼性の高いメモリ制御方式に関する。
近年、半導体メモリの進歩は著しく、その集積度はここ
２〜３年間に４倍のテンポで向上している。
２〜３年間に４倍のテンポで向上している。
例えば半導体メモリ（以下、単ＫｘＣメモリと称する）
の中で最も使用量の多いダイナミックＲＡ Ｍ （Ｒａ
ｎｄｏｍ Ａｅｅｓｓａ Ｍｅｍｏｒｙ ）はＩＫピッ
トから始まり、その後、４にビット、“１６にピットと
１チップ当りのビット集積度が向上し、現在に至っては
６４にビットのＲＡＭが出荷されている状況におる。こ
の様な著しい集積度の向上は主に半導体グロセスの微細
加工技術の進歩によるととるが多い。
の中で最も使用量の多いダイナミックＲＡ Ｍ （Ｒａ
ｎｄｏｍ Ａｅｅｓｓａ Ｍｅｍｏｒｙ ）はＩＫピッ
トから始まり、その後、４にビット、“１６にピットと
１チップ当りのビット集積度が向上し、現在に至っては
６４にビットのＲＡＭが出荷されている状況におる。こ
の様な著しい集積度の向上は主に半導体グロセスの微細
加工技術の進歩によるととるが多い。
しかし、ＩＣメモリがよシ微細化されていくにつれ、ソ
フトエラーという大きな問題がクローズアッグされてく
るようになった。ソフトエラーとはＩＣメモリに記憶さ
れた情報が何等かの原因で反転することであシ、再度書
込みを行うと又、正常に動作するという現象である。
フトエラーという大きな問題がクローズアッグされてく
るようになった。ソフトエラーとはＩＣメモリに記憶さ
れた情報が何等かの原因で反転することであシ、再度書
込みを行うと又、正常に動作するという現象である。
ソフトエラーに対し、ハードエラーという言葉がある。
ハードエラーとはＩＣメモリの製造上の欠陥等によって
ｒｃメモリが故障し、本来の機能を失うものであシ、ソ
フトエラーの如く再書込みしても正常に動作するという
こと杜なく、固定的エラーとして現われる。
ｒｃメモリが故障し、本来の機能を失うものであシ、ソ
フトエラーの如く再書込みしても正常に動作するという
こと杜なく、固定的エラーとして現われる。
ソフトエラーの原因として、テスト不完全によるもの、
放射線によるものがある。テスト不完全によるソフトエ
ラーとは、テストで合格となったＩＣメモリ装置を実際
に使用していくうえである特殊な条件（タイミング条件
、アクセスのシーケンス、記憶／中ターン、電圧条件等
）に遭遇した時、ＩＣメモリがエラーし、再現性のない
ものを言う。
放射線によるものがある。テスト不完全によるソフトエ
ラーとは、テストで合格となったＩＣメモリ装置を実際
に使用していくうえである特殊な条件（タイミング条件
、アクセスのシーケンス、記憶／中ターン、電圧条件等
）に遭遇した時、ＩＣメモリがエラーし、再現性のない
ものを言う。
放射線によるソフトエ２−とは、ＩＣメモリの・Ｉツケ
ージ材料等から放出される放射線によってＩＣメモリの
記憶情報が反転するという現象であり、放射線の中でも
特に電離能力の高いα線が問題となる。この様な放射線
によるエラーは一時的なエラーであり、再書込みすると
正常なメモリとして全く支障なく動作する。
ージ材料等から放出される放射線によってＩＣメモリの
記憶情報が反転するという現象であり、放射線の中でも
特に電離能力の高いα線が問題となる。この様な放射線
によるエラーは一時的なエラーであり、再書込みすると
正常なメモリとして全く支障なく動作する。
ＩＣメモリが微細化されていくうえで問題となるソフト
エラーは放射１ｓ（％にα線）Ｋよるソフトエラーであ
り、このエラーが非常に大きなウェイトを占めるように
なってきた。
エラーは放射１ｓ（％にα線）Ｋよるソフトエラーであ
り、このエラーが非常に大きなウェイトを占めるように
なってきた。
この様なＩＣメモリのソフトエラーの装置側の対策とし
てＩＣメモリ装置に誤り訂正機能を持たせることが行な
われている。誤り訂正機能として、一般によく使用され
ている方式は、ハミングコードによる１ビット１ＩＪ７
訂正、且つ２ビット誤シ検出方式（Ｅ ＣＣ； Ｅｒｒ
ｏｒ Ｃｈｅｃｋ ＆Ｃｏｒｒｅｅｔｌｏｎ ）であ
る。ＥＣＣ機能とは、ＩＣメモリからデータを読出した
時、その読出されたデータに１ピツ）Ｉｌｌ’あれば訂
正し、読出されたデータに２ビット誤りがあればそれを
検出することを言う。２ビット誤りに対する訂正能力は
ない。
てＩＣメモリ装置に誤り訂正機能を持たせることが行な
われている。誤り訂正機能として、一般によく使用され
ている方式は、ハミングコードによる１ビット１ＩＪ７
訂正、且つ２ビット誤シ検出方式（Ｅ ＣＣ； Ｅｒｒ
ｏｒ Ｃｈｅｃｋ ＆Ｃｏｒｒｅｅｔｌｏｎ ）であ
る。ＥＣＣ機能とは、ＩＣメモリからデータを読出した
時、その読出されたデータに１ピツ）Ｉｌｌ’あれば訂
正し、読出されたデータに２ビット誤りがあればそれを
検出することを言う。２ビット誤りに対する訂正能力は
ない。
従ってＥＣＣ機能を持ったＩＣメモリ装置では同一ワー
ド内に２ぜット以上のエラー（ソフトエラー、）・−ド
エラーを含む）が発生しない限り、正常に動作する。
ド内に２ぜット以上のエラー（ソフトエラー、）・−ド
エラーを含む）が発生しない限り、正常に動作する。
しかしながら、ソフトエラーの発生率が高いと、そのエ
ラーは訂正されないまま放置され、次にその同一ワード
（既に１ビツトエラーが発生しているワード）内で別の
ビットがエラーする確率欧高くなる。そうなると同一ワ
ーＰ内で２ピットエ２−となシ、このワードを読出すと
エラー訂正は不可能となる。
ラーは訂正されないまま放置され、次にその同一ワード
（既に１ビツトエラーが発生しているワード）内で別の
ビットがエラーする確率欧高くなる。そうなると同一ワ
ーＰ内で２ピットエ２−となシ、このワードを読出すと
エラー訂正は不可能となる。
ＩＣメモリの微細加工化が進むにつれて、ソフトエラー
発生の確率はノ・−ドエラーの確率に比較して極端に大
きくなるが、それだけＫＩＣメモリ装置に対し、ソフト
エラ一対策が強く望まれるようになってきている。
発生の確率はノ・−ドエラーの確率に比較して極端に大
きくなるが、それだけＫＩＣメモリ装置に対し、ソフト
エラ一対策が強く望まれるようになってきている。
ＩＣメモリ装置にＥＣＣ機能を具備すればメモリとして
の信頼性は格段に向上するが、それでもソフトエラー蓄
積によるＩＣメモリ装置のエラー（即ち、１ピツトのソ
フトエラーが発生し、それが訂正されず放置され、次に
別なビットがエラーし、読出した時２ピツトエラーにな
ること）は大きなウェイトを占めている。このソフトエ
ラーの蓄積を防げば、即ち、１ビツトのソフトエラーが
発生した場合、次のソフトエラーによって２ビツトエラ
ーとなる以前に１ピツトエラーを訂正しておくようにす
れば、ソフトエラーによるエラーの発生確率は全く無視
出来、ＩＣメモリ装置の信頼性は更に向上する。
の信頼性は格段に向上するが、それでもソフトエラー蓄
積によるＩＣメモリ装置のエラー（即ち、１ピツトのソ
フトエラーが発生し、それが訂正されず放置され、次に
別なビットがエラーし、読出した時２ピツトエラーにな
ること）は大きなウェイトを占めている。このソフトエ
ラーの蓄積を防げば、即ち、１ビツトのソフトエラーが
発生した場合、次のソフトエラーによって２ビツトエラ
ーとなる以前に１ピツトエラーを訂正しておくようにす
れば、ソフトエラーによるエラーの発生確率は全く無視
出来、ＩＣメモリ装置の信頼性は更に向上する。
昭和５４年１１月２６日に出願された昭和５４年特許願
第１５２７６６号はこの目的を実舅するために提案され
た発明である。この発明はダイナミツクＲＡＭを使用し
たＥＣＣ機能付ＩＣメモリ装置において、す７レツシユ
サイクル時、リフレッシュサイクルと同時に１ワードの
読出しチェックを実施し、１ビツトエラーなら訂正し、
訂正されたデータを再書込みする方式を採用した半導体
記憶装置である。
第１５２７６６号はこの目的を実舅するために提案され
た発明である。この発明はダイナミツクＲＡＭを使用し
たＥＣＣ機能付ＩＣメモリ装置において、す７レツシユ
サイクル時、リフレッシュサイクルと同時に１ワードの
読出しチェックを実施し、１ビツトエラーなら訂正し、
訂正されたデータを再書込みする方式を採用した半導体
記憶装置である。
リフレッシュサイクル時に１ワード読出しチェックを実
施するアドレスはリフレッシュサイクル毎に１ずつカウ
ントアツプされていく。従って、ある一定期間内に全ワ
ードは必らず読出しチェックが実施されることになるた
め、同一ワード内にソフトエラーが２ビツト蓄積される
確率は無に尋しく、極めて信頼性の高いメモリ装置を実
現できるものである。
施するアドレスはリフレッシュサイクル毎に１ずつカウ
ントアツプされていく。従って、ある一定期間内に全ワ
ードは必らず読出しチェックが実施されることになるた
め、同一ワード内にソフトエラーが２ビツト蓄積される
確率は無に尋しく、極めて信頼性の高いメモリ装置を実
現できるものである。
しかしながら上記方式によれば、リフレッシュサイクル
時に１ワードの読出しチェックを実施するため、そのた
めの回路が必要となって、メモリ装置内のメモリ制御回
路、更にはメモリデート内にあらかじめその回路を付加
しておくことが必要である。従って、従来のＥＣＣ機能
付ＩＣメモリ装置に上記方式を採用する場合、メモリ制
御回路、メモリ／−ドとも新規に設計する必要があった
。
時に１ワードの読出しチェックを実施するため、そのた
めの回路が必要となって、メモリ装置内のメモリ制御回
路、更にはメモリデート内にあらかじめその回路を付加
しておくことが必要である。従って、従来のＥＣＣ機能
付ＩＣメモリ装置に上記方式を採用する場合、メモリ制
御回路、メモリ／−ドとも新規に設計する必要があった
。
本発明は上記事情に基づいてなされたものであり、ＥＣ
Ｃ機能付の半導体メモリ装置において、一定時間内にメ
モリ装置の全番地を読出し一再書込みチェック（読出し
時１ビツトのソフトエラーが検出されればＦＣＣによっ
てデータは修正され、再書込みされる）することにょシ
、メモリ装置のソフトエラーの蓄積を防止し、信頼性の
高いメモリ制御方式を提供することを目的とする。
Ｃ機能付の半導体メモリ装置において、一定時間内にメ
モリ装置の全番地を読出し一再書込みチェック（読出し
時１ビツトのソフトエラーが検出されればＦＣＣによっ
てデータは修正され、再書込みされる）することにょシ
、メモリ装置のソフトエラーの蓄積を防止し、信頼性の
高いメモリ制御方式を提供することを目的とする。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明が実現される情報処理装置の一実施例を
示すブロック図であって、本発明と関係するブロックの
みを抽出して示しである。
示すブロック図であって、本発明と関係するブロックの
みを抽出して示しである。
図において１１は後述するメモリ装置に貯えられたプロ
グラムに従いシステムに接続される各装置を監視し九り
、演算制御を行う中央処理装置ＣＰＵである。２ｔｄＩ
Ｃメモリ装置であって上述したＦＣＣ機能を有している
。ここにはプログラムあるいは各種データが格納される
。前記ＣＰＵＩ＠ＩＣメモリ装置２はＤＭＡパス３に接
続される。４は一定期間毎前記ＣＰＵＩに対し割込みを
発する割込みタイマであって、前記ＣＰＵＩに接続され
る。詳細性後述する。
グラムに従いシステムに接続される各装置を監視し九り
、演算制御を行う中央処理装置ＣＰＵである。２ｔｄＩ
Ｃメモリ装置であって上述したＦＣＣ機能を有している
。ここにはプログラムあるいは各種データが格納される
。前記ＣＰＵＩ＠ＩＣメモリ装置２はＤＭＡパス３に接
続される。４は一定期間毎前記ＣＰＵＩに対し割込みを
発する割込みタイマであって、前記ＣＰＵＩに接続され
る。詳細性後述する。
第２図は本発明が実現される情報処理装置の他の実施例
を示すブロック図であって、本発明と関係するブロック
のみを抽出して示しである。
を示すブロック図であって、本発明と関係するブロック
のみを抽出して示しである。
図において、第１図と同一番号の付されであるブロック
は同一の機能・名称を持つものであるため、ここでは述
べない。５，６はＤＭＡコントローラである。このＤＭ
Ａコントローラ５゜６に接続される機器は前記ＣＰＵ
１の介入なしに前記ＩＣメモリ装置２を直接アクセスで
きる。
は同一の機能・名称を持つものであるため、ここでは述
べない。５，６はＤＭＡコントローラである。このＤＭ
Ａコントローラ５゜６に接続される機器は前記ＣＰＵ
１の介入なしに前記ＩＣメモリ装置２を直接アクセスで
きる。
ＤＭＡコントローラ５，６は接続機器の要求に従い、Ｉ
Ｃメモリ装置２との間でデータの読出し／書込みを行う
ために連続的にメモリ番地を発する機能を持つ。これが
、ＣＰＵＩにより受付けられた際、外部機器とＩＣメモ
リ２との間でＣＰＵＩの介入なしに高速データ転送がで
きる。例えば、ＤＭＡパス３に、ＤＭＡコントローラ５
を介して磁気ディスク装置１を接続した場合゛、ＤＭＡ
コントローラ５により直接ＩＣメモリ２とデータ転送が
行なわれる。ＤＭＡコントローラ６は後述する様にソフ
トエラー蓄積防止のため、一定期間毎、前記ＩＣメモリ
装置２に対し読出しを要求するものである。詳細は後述
する。
Ｃメモリ装置２との間でデータの読出し／書込みを行う
ために連続的にメモリ番地を発する機能を持つ。これが
、ＣＰＵＩにより受付けられた際、外部機器とＩＣメモ
リ２との間でＣＰＵＩの介入なしに高速データ転送がで
きる。例えば、ＤＭＡパス３に、ＤＭＡコントローラ５
を介して磁気ディスク装置１を接続した場合゛、ＤＭＡ
コントローラ５により直接ＩＣメモリ２とデータ転送が
行なわれる。ＤＭＡコントローラ６は後述する様にソフ
トエラー蓄積防止のため、一定期間毎、前記ＩＣメモリ
装置２に対し読出しを要求するものである。詳細は後述
する。
第３図は第１図の本発明実施例の動作をフローチャート
に示した動作概念図である。図中、Ｍはメインプログラ
ム、Ｓは割込み処理プログラムを示す。
に示した動作概念図である。図中、Ｍはメインプログラ
ム、Ｓは割込み処理プログラムを示す。
以下、本発明実施例の動作につき詳細に説明する。まず
、第１図に示した実施例の動作を第３図の動作概念図を
参照しながら説明する。
、第１図に示した実施例の動作を第３図の動作概念図を
参照しながら説明する。
定期読出しのために設けられる割込みタイマ４が、ＣＰ
ＣＩに割込みを発すると、ＣＰＵＩは現在実行中のプロ
グラム（メイングログラムＭ）を一時中断し、割込み処
理ルーチン（割込み処理プログラムＳ）へ入る。
ＣＩに割込みを発すると、ＣＰＵＩは現在実行中のプロ
グラム（メイングログラムＭ）を一時中断し、割込み処
理ルーチン（割込み処理プログラムＳ）へ入る。
割込み処理ルーチンでその割込＋要因が、ソフトエラー
蓄積防止のための定期読出し割込みであると判断された
場合、カウンタに指示されたＩＣＣメモリ装置２委 クルを実施する。そしてこの読出されたデータを同一の
番地に書込む。（読出しサイクルで１ビツトエラーが検
出・されてもＥＣＣ機能によりＣＰＵＩが受取るデータ
は訂正済みであるから、この書込みサイクルで訂正済み
のデータが書込まれる） 上記カウンタはソフトウェア上用意されたカウンタであ
って、最初、例えば“０″等適当な値にセットされ、順
次“１＃ずつカウントアツプされ，ＩＣメモリ装置２の
全番地をサイクリックに指示するものである。カウンタ
により指示されたＩＣＣメモリ装置２委 そして読出されたデータが書込まれると、カウンタは＃
１″だゆカウントアツプ（更新）される。
蓄積防止のための定期読出し割込みであると判断された
場合、カウンタに指示されたＩＣＣメモリ装置２委 クルを実施する。そしてこの読出されたデータを同一の
番地に書込む。（読出しサイクルで１ビツトエラーが検
出・されてもＥＣＣ機能によりＣＰＵＩが受取るデータ
は訂正済みであるから、この書込みサイクルで訂正済み
のデータが書込まれる） 上記カウンタはソフトウェア上用意されたカウンタであ
って、最初、例えば“０″等適当な値にセットされ、順
次“１＃ずつカウントアツプされ，ＩＣメモリ装置２の
全番地をサイクリックに指示するものである。カウンタ
により指示されたＩＣＣメモリ装置２委 そして読出されたデータが書込まれると、カウンタは＃
１″だゆカウントアツプ（更新）される。
この処理が終了すると、ＣＰＵＩは別なルーチン、例え
ば以前に実行していたメインルーチンの処理へ戻る。
ば以前に実行していたメインルーチンの処理へ戻る。
尚、上記実施例では、割込みタイマ４による１回の割込
みにより１１１地の内容の読出し／書込みサイクルを実
行しているが、１回の割込みで一括して複数番地の内容
の読出し／書込みサイクルを実施してもよい。
みにより１１１地の内容の読出し／書込みサイクルを実
行しているが、１回の割込みで一括して複数番地の内容
の読出し／書込みサイクルを実施してもよい。
以上の方法により、ＩＣメモリ装置２の全番地の内容は
、一定期間内には必らず読出し及び沓込みサイクルが実
施され，従ってソフトエラーの蓄積は防止できる。
、一定期間内には必らず読出し及び沓込みサイクルが実
施され，従ってソフトエラーの蓄積は防止できる。
次に第２図に示した実施例の動作につき詳細に説明する
。ソフトエラー蓄積防止用として設けられるＤＭＡコン
トローラ６はＤＭＡパス３に対し一定時間毎にＤＭＡ転
送要求を発する。
。ソフトエラー蓄積防止用として設けられるＤＭＡコン
トローラ６はＤＭＡパス３に対し一定時間毎にＤＭＡ転
送要求を発する。
この転送要求がＣＰＵＩによシ受付けられると、ＤＭＡ
コントローラ６はＩＣメモリ装置２からデータの読出し
を行う。読出し番地はＤＭＡコントローラ６に内蔵され
たカウンタにより指示される。読出し転送の彼、ＤＭＡ
コントローラ６は読出されたデータを同一番地に書込む
。（［出し時、１ピツトエラーがあってもＥＣＣ機能で
訂正されたデータが、この書込みサイクルでＩＣメモリ
装置に書込まれる）ＤＭＡコントローラ６からの読出し
と書込みの転送処理が終了すると、内蔵されたカウンタ
は１”番地カウントアツプされる。このカウンタは最初
適当な値（例えば“０＃）に設定され、順次カウントア
ツプされ、ＩＣメモリ装置２の全番地をサイクリックに
指示するものでおる。
コントローラ６はＩＣメモリ装置２からデータの読出し
を行う。読出し番地はＤＭＡコントローラ６に内蔵され
たカウンタにより指示される。読出し転送の彼、ＤＭＡ
コントローラ６は読出されたデータを同一番地に書込む
。（［出し時、１ピツトエラーがあってもＥＣＣ機能で
訂正されたデータが、この書込みサイクルでＩＣメモリ
装置に書込まれる）ＤＭＡコントローラ６からの読出し
と書込みの転送処理が終了すると、内蔵されたカウンタ
は１”番地カウントアツプされる。このカウンタは最初
適当な値（例えば“０＃）に設定され、順次カウントア
ツプされ、ＩＣメモリ装置２の全番地をサイクリックに
指示するものでおる。
以上の方法により、ＩＣメモリ装置２の全番地は一定時
間内に必らず読出し、書込みサイクルが実施され、従っ
てソフトエラーの蓄積は防止できる。
間内に必らず読出し、書込みサイクルが実施され、従っ
てソフトエラーの蓄積は防止できる。
尚、第１図、第２図に示した本発明実施例におけるＩＣ
メモリ装置２０ＥＣＣ機能は、読出しサイクルで１？ツ
トエラーが検出されると、ＤＭＡパス３に送られるデー
タは訂正されたデータであるが、訂正データの再書込み
はＩＣメモリ装置２上では実施していないものとして扱
っている。
メモリ装置２０ＥＣＣ機能は、読出しサイクルで１？ツ
トエラーが検出されると、ＤＭＡパス３に送られるデー
タは訂正されたデータであるが、訂正データの再書込み
はＩＣメモリ装置２上では実施していないものとして扱
っている。
もし、訂正データの再書込みをＩＣメモリ装置２上で自
動的に実施する機能を有していれば、第１図、第２図の
実施例において読出しの後の書込みサイクルは不要とな
る。
動的に実施する機能を有していれば、第１図、第２図の
実施例において読出しの後の書込みサイクルは不要とな
る。
以上説明の如（、ＥＣＣ機能付のＩＣメモリ装置におい
て、ソフトエラーの蓄積を防止するために、要は一定時
間（この時間は１ワード内に２ピツトのソフトエラーの
蓄積されている確率が無視できる値）内に全番地に対し
て順次読出し一再書込みサイクルを実施すれば良い。
て、ソフトエラーの蓄積を防止するために、要は一定時
間（この時間は１ワード内に２ピツトのソフトエラーの
蓄積されている確率が無視できる値）内に全番地に対し
て順次読出し一再書込みサイクルを実施すれば良い。
昭和５４年特許願第１５２７６６号の特徴は、その読出
し一再書込みサイクルをりフレッシュサイクルと同時に
行なうことであシ、あらためてソフトエラー蓄積防止の
ための読出し一再書込みサイクルの割込みは必要ないこ
とから、ＩＣメモリ装置の利用効率が低下することはな
い。
し一再書込みサイクルをりフレッシュサイクルと同時に
行なうことであシ、あらためてソフトエラー蓄積防止の
ための読出し一再書込みサイクルの割込みは必要ないこ
とから、ＩＣメモリ装置の利用効率が低下することはな
い。
しかしながら、そのためには、ＩＣＣメジの制御回路，
メモリゲートは、あらかじめその方法を実現するための
回路が付加されていなければならない欠点がある。
メモリゲートは、あらかじめその方法を実現するための
回路が付加されていなければならない欠点がある。
ところで本発明では、ソフトエラー蓄積防止のための読
出し一再書込みサイクルを特別に設けている。この方式
によればそのためにＩＣメモリ装置の利用効率が若干低
下するが、それ社、＃１んのわずかである。更に、この
方式によれば従来のｇｃｃ機能付メモリ装置そのものに
対して設計変更することなく、オシジョンとしである機
器を付加すれば、従来のメモリ装置に対してソフトエラ
ーの蓄積防止機能を具備させることができる。第１図に
示した実施例ではオプションとして定期読出し用の割込
みタイマを、第２図に示した実施例ではオシジョンとし
てＤＭＡコントローラを用意することになる。ところで
一般の情報処理装置において、割込みタイマは標準で装
備されているものが多い。従って新たに本発明を実現す
るために付加しなくても、この標準の割込みタイマを利
用することも可能である。
出し一再書込みサイクルを特別に設けている。この方式
によればそのためにＩＣメモリ装置の利用効率が若干低
下するが、それ社、＃１んのわずかである。更に、この
方式によれば従来のｇｃｃ機能付メモリ装置そのものに
対して設計変更することなく、オシジョンとしである機
器を付加すれば、従来のメモリ装置に対してソフトエラ
ーの蓄積防止機能を具備させることができる。第１図に
示した実施例ではオプションとして定期読出し用の割込
みタイマを、第２図に示した実施例ではオシジョンとし
てＤＭＡコントローラを用意することになる。ところで
一般の情報処理装置において、割込みタイマは標準で装
備されているものが多い。従って新たに本発明を実現す
るために付加しなくても、この標準の割込みタイマを利
用することも可能である。
以上説明の如く本発明によれば、メモリ装置のソフトエ
ラーの蓄積を防止し、高信頼性のメモリ装置を提供する
ことができる。
ラーの蓄積を防止し、高信頼性のメモリ装置を提供する
ことができる。
第１図は本発明が実現される情報処理装置の一実施例を
示すブロック図、第２図は本発明が実現される情報処理
装置の他の実施例を示すブロック図、第３図は第１図の
実施例の動作をフローチャートに示した動作漿念図であ
る。 １１・・・中央処理装置、１２・・・ＩＣメモリ装置、
１３・・・ＤＭＡパス、１４・・・割込みタイマ、１５
゜１６・・・ＤＭＡコントローラ。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図
示すブロック図、第２図は本発明が実現される情報処理
装置の他の実施例を示すブロック図、第３図は第１図の
実施例の動作をフローチャートに示した動作漿念図であ
る。 １１・・・中央処理装置、１２・・・ＩＣメモリ装置、
１３・・・ＤＭＡパス、１４・・・割込みタイマ、１５
゜１６・・・ＤＭＡコントローラ。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図
Claims (3)
- （１）ＥＣＣ機能付半導体メモリに５．ソフトエラー蓄
積防止のため読出し・再書込みサイクルを生じさせる割
込み発生装置を接続し、前記割込み発生装置を介して一
定周期毎に発せられる割込みにより前記半導体メモリ内
の全番地に対しデータの読出しチェックを行い、再書込
み操作を実行することを特徴とするメモリ制御方式。 - （２）半導体メモリが必要とする全ての番地を順次更新
指示するカウンタ、定期読出しのための割込みタイマを
前記割込み発生装置として有し、前記タイマ割込みＫよ
り、ＣＰＵは前記カウンタにより指示される番地に基づ
き前記半導体メモリの内容の読出しチェックを行い、再
書込み操作を実行することを特徴とする特許請求の範囲
第１項記載のメモリ制御方式。 - （３）半導体メモリが必要とする全ての番地を順次指示
するように更新されるカウンタを内蔵し、データ転送要
求発生毎前記カウンタによシ指示される半導体メモリの
番地に読出しチェックを行い、再書込み操作を実行する
ＤＭＡコントローラを前記割込み発生装置として持つこ
とを特徴とする特許請求の範囲第１項記載のメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138169A JPS5841497A (ja) | 1981-09-02 | 1981-09-02 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138169A JPS5841497A (ja) | 1981-09-02 | 1981-09-02 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5841497A true JPS5841497A (ja) | 1983-03-10 |
Family
ID=15215638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138169A Pending JPS5841497A (ja) | 1981-09-02 | 1981-09-02 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841497A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126034A (ja) * | 1984-07-06 | 1986-02-05 | スペクトラム、サイエンセズ、ベーヴェー | 可変倍率複写機用レンズ及びシヤツタ位置決め機構 |
| JPS63109939U (ja) * | 1987-01-12 | 1988-07-15 | ||
| JPH02281352A (ja) * | 1989-04-24 | 1990-11-19 | Nippondenso Co Ltd | 自動車用制御装置のメモリチェック方法 |
| JPH0713786A (ja) * | 1992-11-30 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | エラー訂正方法及びエラー訂正装置 |
| WO2016157505A1 (ja) * | 2015-04-02 | 2016-10-06 | 三菱電機株式会社 | メモリチェック機能を有するｄｍａｃ |
-
1981
- 1981-09-02 JP JP56138169A patent/JPS5841497A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126034A (ja) * | 1984-07-06 | 1986-02-05 | スペクトラム、サイエンセズ、ベーヴェー | 可変倍率複写機用レンズ及びシヤツタ位置決め機構 |
| JPS63109939U (ja) * | 1987-01-12 | 1988-07-15 | ||
| JPH02281352A (ja) * | 1989-04-24 | 1990-11-19 | Nippondenso Co Ltd | 自動車用制御装置のメモリチェック方法 |
| JPH0713786A (ja) * | 1992-11-30 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | エラー訂正方法及びエラー訂正装置 |
| WO2016157505A1 (ja) * | 2015-04-02 | 2016-10-06 | 三菱電機株式会社 | メモリチェック機能を有するｄｍａｃ |
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