JP3552184B2 - 半導体メモリ試験装置 - Google Patents
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Description
【発明が属する技術分野】
この発明は半導体集積回路によって構成されるメモリを試験する半導体メモリ試験装置に関する。
【0002】
【従来の技術】
図6に一般的なメモリ試験装置の概略の構成を示す。メモリ試験装置はパターン発生器11と、このパターン発生器11が出力するパターンデータ(ディジタル信号)を実波形を持つアナログのパターン信号に変換し、このパターン信号を被試験メモリDUTに与える波形整形部12と、被試験メモリDUTから読出した信号とパターン発生器11が出力する期待値とを比較し、被試験メモリDUTの不良個所を検出する論理比較部13と、これらパターン発生器11、波形整形部12、論理比較部13にタイミング信号を配分し、動作を制御するタイミング発生部14とによって構成される。
【0003】
一般的なメモリを試験する場合は、このような図6に示すような試験装置によって試験を行なっているが、高速メモリを試験するには図7に示すような構成の半導体メモリ試験装置が用いられている。
図7に示す半導体メモリ試験装置ではパターン発生器を例えば11Aと11Bの複数にし、この複数のパターン発生器11A、11Bから出力されるパターンデータを高速変換部16で多重化し、この多重化した高速パターンデータを波形整形部12でパターン信号に変換し、被試験メモリDUTに与える構成とされる。
【0004】
パターン発生器11A、11Bは図8C及びDに示すパターンデータA1,A2,A3…とB1,B2,B3…を出力する。このパターンデータA1,A2,A3…と、B1,B2,B3…を高速変換部16を構成するゲートG1とG2の各一方の入力端子に供給する。ゲート回路G1とG2の各他方の入力端子にはクロック及び選択信号発生部15から図8AとBに示す選択信号SAとSBが与えられる。この選択信号SAとSBはパターンデータA1,A2,A3…とB1,B2,B3…の発生周期の2倍の周波数に選定され、ゲートG1とG2をパターンデータの2倍の速度で切替る。従ってオアゲートORからは図8Eに示すパターンデータの2倍の周波数で変化する高速パターンデータABを得ることができる。
【0005】
この高速パターンデータABを波形整形部12で高速パターン信号に変換し、また論理比較部13に高速パターンデータを期待値データとして与えて被試験メモリDUTを試験している。
ところで、一般にDRAMと呼ばれているダイナミック・ランダム・アクセス・メモリでは、デバイスの構造上、一定時間内に一度もアクセスされないメモリセルの記憶内容は消えてしまうという特性を持っている。従って、DRAMを試験する試験装置でもメインとなるパターン信号の書込読出動作に加えて、一定時間毎にリフレッシュ動作を行なわせている。
【0006】
図9Aにパターン発生器11の動作を制御するための試験パターン発生用のメインとなるプログラムの概要を、図9Bにリフレッシュモード時に動作するプログラムの概要を示す。メインルーチンAでは前半のルーチンL1で被試験メモリDUTの全アドレスに例えば「0」を書き込む動作を行なっている。つまり、開始直後の第1ステップSP1でメイン用番地(アドレス)を0に設定する。
【0007】
ステップSP2では被試験メモリDUTに0を書き込むパターンデータを発生させる。パターンデータを発生した後に、メイン用番地を1つ加算する。
ステップSP3ではメイン番地が被試験メモリDUTの最終番地か否かを判定する。最終番地に達していなければステップSP2に戻り、ステップSP2とSP3のループを繰返す。メイン番地が被試験メモリDUTの最終番地に達すると、ルーチンL2に進む。
【0008】
ルーチンL2ではステップSP4でルーチンL1で書き込んだ「0」を被試験メモリDUTから読出すと共に、ステップSP5でその読出した番地に「1」を書き込むためのパターンデータを発生させ、更にメイン用番地を1つ加算し、ステップSP6で最終番地か否かを判定する。従って、各番地毎に「0」を読み出すと共に、「1」を書き込む動作を最終番地まで繰返す。
【0009】
このメインルーチンAを実行している状態において、タイマ(メインルーチンAの開始時点でタイマが起動されている)が一定時間を計測すると、メインルーチンAのどのステップを実行中であっても、割込動作により図9Bに示すリフレッシュルーチンBに動作権が引き渡される。リフレッシュルーチンBではステップSP7で予め設定(メインルーチンAの開始時に0に設定されている)されたリフレッシュ番地をアクセス(再書込動作を実行)し、リフレッシュ番地を1つ加算する。ステップSP8でリフレッシュ動作の回数が予め設定したN回(被試験メモリDUTの全番地数の整数分の1の値)に達したか否かを判定する。ステップSP7とSP8をN回繰返してメインルーチンAに戻る。メインルーチンAに戻る際にリフレッシュ番地の記憶部には、今までリフレッシュ動作した最後の番地を記憶しておく。従って再度リフレッシュルーチンBに戻って来たときは、前回リフレッシュ動作を完了した番地の次の番地からリフレッシュ動作を実行することになる。
【0010】
図10にリフレッシュ動作を実行することができるパターン発生器11の概略の構成を、図11にその動作例を示す。パターン発生器11はパターン発生命令用メモリPATMから読出されるパターン発生命令に従ってパターン発生部PATSがパターンデータPATA(ディジタル信号)と期待値データPATBを出力する。
【0011】
図11に示すメイン用番地とは図9に示したメインルーチンAを実行中に図10に示すパターン発生部PATSが発生するパターンデータPATAに付随して出力されるアドレス信号の番地を示す。またリフレッシュ番地とは図9に示したリフレッシュルーチンBを実行中に図10に示すパターン発生部PATSが発生するパターンデータPATAに付随して出力されるアドレス信号の番地を示す。図9に示す各ステップSP1,SP2,SP4,SP5,SP7ではプログラムカウンタPCONの値PCがそれぞれ図9に示す値PC=0,PC=1,PC=2,PC=3,PC=10のときに実行するものとし、これら各ステップSP1,SP2,SP4,SP5,SP7で実行する命令は試験実行前に、パターン発生命令用メモリPATM(図10)に格納しておく。また、シーケンス制御命令用メモリSCMには図9に示す各ステップSP3,SP6,SP8に示すパターン発生のシーケンスを決定する命令を試験実行前に格納しておく。
【0012】
図10に示す分岐番地格納用レジスタRG2はリフレッシュルーチン図9Bの先頭の命令実行時に、プログラムカウンタPCONが示すべき値PCを格納しておくレジスタである。図9の例ではPC=10を格納した場合を示す。
図10に示すタイマTIMはリフレッシュルーチンBに分岐するまでの時間を測定する手段として動作する。つまり一定周期のクロックを発生するタイマ用発振器OSCが出力するクロックを計数し、計数値が一定値に達する毎に同期化回路SYCに割込信号を出力する。同期化回路SYCでは割込信号をタイミング発生部14 (図6、図7)が出力するタイミング信号に同期させて分岐命令として解読選択部DECに入力する。
【0013】
図9に示した例ではパターン発生はプログラムカウンタPCONの値を0として開始させる。以後、プログラムカウンタPCONの示す値PCに従ってシーケンス制御命令用メモリSCMが出力する命令を解読選択部DECにて解読し、次のサイクルのプログラムカウンタPCONの値PCを決定してパターン発生のシーケンスを制御する。また、プログラムカウンタPCONの示す値PCに従ってパターン発生命令用メモリPATMからパターン発生命令が読出され、このパターン発生命令に従ってパターン発生部PATSがパターンデータPATA及び期待値パターンデータPATBを発生する。
【0014】
解読選択部DECに同期化回路SYCから分岐命令Jが入力された場合、解読選択部DECはシーケンス制御命令用メモリSCMから入力される命令に無関係に、次のサイクルのプログラムカウンタの値PCを分岐番地格納用レジスタRG2が示す値この例ではPC=10に設定する。同時にシーケンス制御用メモリSCMから入力される命令に従った場合に次のサイクルでプログラムカウンタPCONの値となるべき値(メイン番地)図11の例ではPC=3を戻り番地格納用レジスタRG1に書き込む。
【0015】
これにより、パターン発生はリフレッシュルーチンBに分岐する。リフレッシュルーチンBを実行中に解読選択部DECにシーケンス制御命令用メモリSCMから入力される命令がリフレッシュルーチンBの終了を示す場合に、次のサイクルのプログラムカウンタPCONの値PCを戻り番地格納用レジスタRG1の示す値PC=3とする。この動作によりパターン発生はメインルーチンAに戻る。
【0016】
以上の動作を図11を用いて説明する。図11に示すサイクルはパターン発生サイクルを示す。メインルーチンAの開始と共に、タイマTIMが起動される。パターン発生サイクル1ではプログラムカウンタPCONの値はPC=0、メイン用番地は不定、リフレッシュ用番地は0があることを示している。
パターン発生サイクル2ではメインルーチンAのステップSP1を実行することによりプログラムカウンタPCONの値はPC=1、メイン用番地は0となる。
【0017】
パターン発生サイクル3ではプログラムカウンタPCONの値PCはPC=1であり、メイン用番地は1つ加算されて1となる。以下この動作を繰返してパターン発生サイクル65まで全番地に「0」を書き込む動作を実行する(ルーチンL1を実行する)。パターン発生サイクル65ではメイン用番地は63となる。この例では被試験メモリDUTの最終の番地を63とした場合を示す。従ってその次のパターン発生サイクル66ではルーチンL2に移りステップSP4とSP5に進む。ステップSP4とSP5を交互に実行することによりプログラムカウンタPCONの値はPC=2とPC=3の値を交互に繰返す。
【0018】
図11の例ではパターン発生サイクルが70のときタイマTIMが割込信号を発生した場合を示す。従ってテストサイクル70の状態で分岐命令を発生する。このとき解読選択部DECは分岐番地格納用レジスタRG2に設定した値10をプログラムカウンタPCONに次のサイクルの値として設定する。
従って、パターン発生サイクル71ではプログラムカウンタPCONが出力する値はPC=10となる。
【0019】
また、リフレッシュルーチンBに移る際に、戻り番地格納用レジスタRG1には次のプログラムカウンタPCONが出力すべき値この例では「3」を記憶させる。
リフレッシュルーチンBではプログラムカウンタPCONの値PCはPC=10のままであり、メイン用番地も「2」に固定され、リフレッシュ用番地が+1ずつ増加する。リフレッシュルーチンの実行回数が16回に達すると、メインルーチンAに戻される。このとき、プログラムカウンタPCONの値PCは戻り番地格納用レジスタRG1に記憶したPC=3を出力させる。メインルーチンAではテストサイクル87でステップSP5から実行が開始される。
【0020】
以上の説明により、図10に示したパターン発生器がメインルーチンAとリフレッシュルーチンBを交互に実行して正常に動作することが理解できよう。
【0021】
【発明が解決しようとする課題】
ところで、図10に示したパターン発生器を図7に示したように複数設けて高速パターンデータを発生させようとした場合には、正常に動作させることができない不都合が生じる。
つまり、図10に示したパターン発生器11を例えば2台並設し、この2台のパターン発生器11で図8に示したようにパターンデータA1,A2,A3…と、パターンデータB1,B2,B3…を発生させ、これら複数のパターンデータA1,A2,A3…とB1,B2,B3…を高速変換部で高速化しようとした場合、2台のパターン発生器で発生する分岐命令Jが異なるパターン発生サイクルに発生し、メインルーチンAからリフレッシュルーチンBに移るパターン発生サイクルにずれが発生してしまう不都合が生じる欠点がある。
【0022】
図12はその一例を示す。リフレッシュモードで動作することができるパターン発生器11Aと11Bの2台を並設し、この2台のパターン発生器11Aと11Bを動作させた場合、この例ではパターン発生器11Bに設けたタイマが先に割込信号を発生した場合を示す。つまり、全く同一に構成したタイマであっても、部品のバラツキ等によって時間の計測値にズレが発生する。
【0023】
図12の例ではパターン発生器11Aではパターンサイクル36の実行中に分岐命令JAが発生し、パターン発生器11Bではパターン発生サイクル34で分岐命令JBが発生した場合を示す。
このように分岐命令JAとJBの発生タイミングにズレが発生すると、一方のパターン発生器11AではメイルルーチンAを実行しているにも係わらず、他方のパターン発生器11Bは既にリフレッシュルーチンBを実行し、パターンデータの相関が保てなくなってしまう不都合が生じる。
【0024】
この発明の目的はリフレッシュルーチンを実行することができるパターン発生器を、複数動作させても正常に動作させることができる高速パターン発生器の構成を提供しようとするものである。
【0025】
【課題を解決するための手段】
この発明では、共通のシーケンス制御部によって複数のパターン発生部を制御し、これら複数のパターン発生部から複数のパターンデータを発生させ、この複数のパターンデータを高速変換部で高速化して高速パターンデータに変換し、このパターンデータを波形整形回路で高速パターン信号に変換して被試験メモリに与える構成としたものである。
【0026】
従って、この発明によれば、共通のシーケンス制御部によって複数のパターン発生部を制御する構成としたから、各パターン発生部に与えられる制御命令の内容の相関が狂うような状況が発生することはない。
【0027】
【発明の実施の形態】
図1にこの発明による半導体メモリ試験装置に用いる高速パターン発生器の構成を、図2にその動作プログラムの概要を示す。図1に示すようにこの発明では共通のシーケンス制御部SCによって複数のパターン発生部を制御するように構成するものである。図1の例では共通のシーケンス制御部SCに2台のパターン発生部AとBを接続した場合を示す。
【0028】
ここでメインルーチンAにおいて例えば図3に示すようにパターン発生サイクル35を実行中にタイマTIMが所定時間を計測すると同期化回路SYCから解読選択部DECに分岐命令Jが入力される。この結果、解読選択部DECはプログラムカウンタPCONに分岐番地用レジスタRG2にストアした値10を入力し、プログラムカウンタPCONの値PCをPC=10に変更させる。
【0029】
プログラムカウンタPCONの値PCがPC=10の場合はシーケンス制御部SCは図2Bに示すリフレッシュルーチンBのステップSP8を実行する。第1回目の分岐動作時は初期設定値としてパターン発生器Aではリフレッシュ用番地が0に設定されているから、パターン発生部Aでは0番地をリフレッシュし、リフレッシュ番地に2を加え、リフレッシュ番地を2にする。
【0030】
パターン発生部Bではリフレッシュ番地は初期設定値として1番地が設定されているから、1番地をリフレッシュし、1番地に2を加えリフレッシュ番地を3とする。
ステップSP8を所定回数例えば8回繰返すとリフレッシュ番地は16まで進み、ステップSP9でその回数を検出し、メインルーチンAに戻る。
【0031】
このようにパターン発生サイクル35で分岐命令Jが発生したとすると、パターン発生部AとBはパターン発生サイクル35で実行すべきパターン発生命令(ステップSP5)を実行した後に、リフレッシュルーチンBに分岐し、リフレッシュ動作を実行する。
更に、リフレッシュルーチンBからメインルーチンAに戻る際も、パターン発生サイクル35を実行後のメイン用番地AとBが「2」と「3」の状態から開始され、相関は保たれる。
【0032】
図4にこの発明による高速パターン発生器を用いた半導体メモリ試験装置の構成を示す。図7と対応する部分には同一符号を付して示す。パターン発生器11は図1で説明したようにパターン発生部AとBを有し、これら2つのパターン発生部A及びBから図5AとBに示すパターンデータD1,D3,D5…とD2,D4,D6…が出力される。
【0033】
このパターンデータD1,D3,D5…とD2,D4,D6…が高速変換部16で高速化され図5Cに示す2倍の周波数を持つ高速パターンデータD1,D2,D3,D4,D5…に変換される。この高速パターンデータD1,D2,D3,D4,D5…が波形整形部12に入力され、高速パターン信号(アナログ信号)に変換され、被試験メモリDUTに入力され、被試験メモリDUTに書き込まれる。
【0034】
被試験メモリDUTは書き込み速度と同一の速度で読み出され、高速読み出し信号R1,R2,R3,R4,R5…(図5D)が出力される。この高速読み出し信号R1,R2,R3,R4…は低速変換部17で図5EとFに示す低速読み出し信号R1,R3,R5…とR2,R4,R6…に変換され、この低速読み出し信号R1,R3,R5…とR2,R4,R6…が論理比較部13Aと13Bに供給される。論理比較部13Aと13Bにはパターン発生器11の2台のパターン発生部AとBから図5GとHに示す低速の期待値信号E1,E3,E5…とE2,E4が与えられ論理比較される。
【0035】
尚、この例では論理比較部13Aと13Bを2台設けた例を示したが、高速動作する論理比較部を用意すれば図7に示したと同様に1台の論理比較部で論理比較することができる。その場合は低速変換部17は不要となり、高速変換部16で得られた高速パターンデータ(図5C)を期待値信号として利用すればよい。また、上述では共通のシーケンス制御部SCに対して2台のパターン発生部AとBを設けた例を説明したが、2台に限らず2台より上の数に選定することができる。この数を多く採る程更に高速のパターン発生器を構成することができる。
【0036】
【発明の効果】
以上説明したように、この発明によれば共通のシーケンス制御部SCによって複数のパターン発生部を制御して複数のパターンデータを発生させ、この複数のパターンデータを高速化して高速パターンデータを得る構造を採ったから、各パターン発生部AとBはタイマTIMによって分岐命令を受けても同一パターン発生サイクルを実行中に分岐命令を受け、リフレッシュ動作に入る。従ってパターン発生部AとBが発生するパターン発生命令は相関が保持され、連続したパターン信号を発生させることができる。
【0037】
よってリフレッシュルーチンを実行するパターン発生器でも高速パターンを発生させることができる利点が得られる。
【図面の簡単な説明】
【図1】この発明による高速パターン発生器の一実施例を説明するためのブロック図。
【図2】図1に示した高速パターン発生器を動作させるためのプログラムの概要を説明するための図。
【図3】図1の動作を説明するための図。
【図4】この発明による高速パターン発生器の実用状態の一例を説明するためのブロック図。
【図5】図4に示した実用状態における動作を説明するための波形図。
【図6】従来の技術を説明するための図。
【図7】従来の高速メモリ試験装置の一例を説明するためのブロック図。
【図8】図7に示した実施例の動作を説明するための波形図。
【図9】図7に示した実施例に用いるプログラムの概要を説明するためのフローチャート。
【図10】従来のパターン発生器の内部の構成を説明するためのブロック図。
【図11】図10に示したプログラムに従って動作した場合のパターン発生サイクルと、プログラムカウンタの値PC、メイン用番地、リフレッシュ用番地の値の相互の間の関連を説明するための図。
【図12】従来の技術で発生する不都合を説明するための図。
【符号の説明】
11 パターン発生器
SC シーケンス制御部
PCON プログラムカウンタ
SCM シーケンス制御命令用メモリ
DEC 解読選択部
TIM タイマ
SYC 同期化回路
A,B パターン発生部
PATM パターン発生命令用メモリ
PATS パターン発生制御部
13A,13B 論理比較部
16 高速変換部
17 低速変換部
Claims (2)
- A.パターン発生用のシーケンス制御を実行するシーケンス制御部と、
B.このシーケンス制御部が出力する制御信号に従ってパターン発生命令用メモリからパターン発生命令を読み出し、このパターン発生命令に従って相互に相関を維持したパターンデータを発生する複数のパターン発生部と、
C.この複数のパターン発生部から出力されるパターンデータを多重化し、高速パターンデータを得る高速変換部と、
D.この高速変換部で変換された高速パターンデータを実波形を持つパターン信号に変換する波形整形部と、
E.被試験メモリの読出出力を上記パターン発生部から出力されるパターンデータと同一速度の複数の信号に変換する低速変換部と、
F.この低速変換部で変換された複数の信号を上記パターン発生部から出力される期待値と論理比較する複数の論理比較部と、
を具備し、
G.上記シーケンス制御部は主となる試験パターン発生用シーケンス制御命令と、他のパターン発生用シーケンス制御命令とを格納したシーケンス制御命令用メモリと、
このシーケンス制御命令用メモリに格納されたシーケンス制御命令に従って設定される値を上記複数のパターン発生部に共通の制御信号として出力するプログラムカウンタと、
割込信号発生時に上記シーケンス制御命令用メモリから読出されるシーケンス制御命令を上記試験パターン発生用シーケンス制御命令から他のパターン発生用シーケンス制御命令に変更させる手段と、
を装備していることを特徴とする半導体メモリ試験装置。 - A.パターン発生用のシーケンス制御を実行するシーケンス制御部と、
B.このシーケンス制御部が出力する制御信号に従ってパターン発生命令用メモリからパターン発生命令を読み出し、このパターン発生命令に従って相互に相関を維持したパターンデータを発生する複数のパターン発生部と、
C.この複数のパターン発生部から出力されるパターンデータを多重化し、高速パターンデータを得る高速変換部と、
D.この高速変換部で変換された高速パターンデータを被試験メモリに与えるべき実波形を持つパターン信号に変換する波形整形部と、
E.被試験メモリの読出出力と上記高速変換部で得られた高速パターンデータとを論理比較する論理比較部と、
を具備し、
F.上記シーケンス制御部は主となる試験パターン発生用シーケンス制御命令と、他のパターン発生用シーケンス制御命令とを格納したシーケンス制御命令用メモリと、
このシーケンス制御命令用メモリに格納されたシーケンス制御命令に従って設定される値を上記複数のパターン発生部に共通の制御信号として出力するプログラムカウンタと、
割込信号発生時に上記シーケンス制御命令用メモリから読出されるシーケンス制御命令を上記試験パターン発生用シーケンス制御命令から他のパターン発生用シーケンス制御命令に変更させる手段と、
を装備していることを特徴とする半導体メモリ試験装置。
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