KR19990036346A - 메모리시험장치 - Google Patents

메모리시험장치 Download PDF

Info

Publication number
KR19990036346A
KR19990036346A KR1019980701014A KR19980701014A KR19990036346A KR 19990036346 A KR19990036346 A KR 19990036346A KR 1019980701014 A KR1019980701014 A KR 1019980701014A KR 19980701014 A KR19980701014 A KR 19980701014A KR 19990036346 A KR19990036346 A KR 19990036346A
Authority
KR
South Korea
Prior art keywords
memory
address
data
signal
clock
Prior art date
Application number
KR1019980701014A
Other languages
English (en)
Other versions
KR100273090B1 (ko
Inventor
겐이치 후지사키
Original Assignee
오우라 히로시
가부시키가이샤 아드반테스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오우라 히로시, 가부시키가이샤 아드반테스트 filed Critical 오우라 히로시
Publication of KR19990036346A publication Critical patent/KR19990036346A/ko
Application granted granted Critical
Publication of KR100273090B1 publication Critical patent/KR100273090B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

동작이 느린 DRAM을 사용하여 고속동작이 가능한 불량해석 메모리를 구성한다. 근접한 시험사이클에 있어서, 동일 어드레스가 다수회에 걸쳐서 액세스되는 경우에, 그 어드레스에 있어서 페일러가 발생하더라도 페일러데이터의 기록회수를 저감시키는 페일러데이터 압축부(13)를 설치하고, 이 페일러데이터 압축부에 의하여 페일러데이터의 기록회수를 저감시켜, 불량해석 메모리(FM)의 인터리브수를 저감시켜 적은 수의 메모리 소자에 의하여 불량해석 메모리를 구성한다.

Description

메모리 시험장치
도 10에 이 종류의 종래의 메모리 시험장치의 기본구성을 도시한다. 예시의 메모리 시험장치는, 타이밍 발생기(TG)와, 패턴발생기(PG)와, 파형정형기(FC)와, 논리비교기(DC)와, 불량해석 메모리(FM)에 의하여 구성되어 있다.
타이밍 발생기(TG)에 있어서 발생되는 기준클록이 공급됨으로서 패턴발생기(PG)는 피시험 IC 메모리(이하, 간단히 피시험 메모리라 칭함)(MUT)에 부여하는 어드레스 신호, 데이터 신호, 제어 신호를 발생한다. 이들 신호는 파형정형기(FC)에 부여되어서 시험에 필요한 파형으로 정형된 후, 피시험메모리(MUT)에 인가된다. 피시험 메모리(MUT)에 기록된 데이터 신호는 그 후 판독되고, 이 판독된 데이터 신호는 논리비교기(DC)에 부여되어, 여기서 패턴발생기(PG)로부터 부여되는 기대치 데이터 신호와 비교되어, 양 신호 사이에 불일치가 존재하는가의 여부를 검출하고, 피시험 메모리(MUT)의 양부의 판정을 향한다.
양 신호가 불일치일 때에는, 논리비교기(DC)로부터 불량해석 메모리(FM)에 페일러(failure) 신호(페일러데이터)가 출력되어, 패턴발생기(PG)로부터의 어드레스 신호에 의하여 지정되는 불량해석 메모리(FM)의 어드레스에 이 페일러데이터가 격납된다. 통상, 양 신호가 일치할 때에는, 논리비교기(DC)는 패스(pass) 신호를 발생하지만, 이 패스 신호는 불량해석 메모리(FM)에 격납되지 않는다.
이와 같이 일련의 시험중에 발생한 피시험 메모리(MUT)의 불량어드레스의 정보를 불량해석 메모리(FM)에 축적한다. 시험종료후, 이 불량해석 메모리(FM)에 격납된 페일러데이터를 참조하여 피시험 메모리(MUT)의 불량해석을 행한다. 예를 들면 불량구제를 위하여 이용하는 경우에는, 판독한 페일러데이터에 의하여 페일러맵을 작성하여 검출한 불량개소를 피시험 메모리(MUT)에 설치되어 있는 구제수단에 의하여 구제하는 것이 가능한가 여부를 판정한다.
불량해석 메모리(FM)는, 피시험 메모리(MUT)와 동등의 동작속도와 기억용량을 가지고, 피시험 메모리(MUT)에 인가되는 어드레스 신호와 같은 어드레스 신호가 이 불량해석 메모리(FM)에 인가된다. 또, 불량해석 메모리(FM)는 시험개시전에 초기화된다. 예를 들면 초기화에 의하여 불량해석 메모리의 전어드레스에 논리「0」이 기록되고, 피시험 메모리(MUT)의 시험에 의하여 논리비교기(DC)로부터 페일러데이터가 발생되면, 불량해석 메모리(FM)의 상기 어드레스 신호에 의하여 지정된 어드레스에, 논리「1」이 기록된다.
종래, 불량해석 메모리(FM)에는, 고속의 스태틱형의 RAM(SRAM)을 사용하고 있었지만, SRAM은 고가인데 더하여, 근년 고속 SRAM을 제조하는 각 메이커에서는 용량확장의 계획이 없어지는 경향에 있다. 따라서 피시험 메모리(MUT)의 용량확장에 대응하여 기억용량이 큰 고속 SRAM을 불량해석 메모리에 사용하는 것이 곤란하게 되어 오고 있다. 거기서 SRAM 대신에, 염가이기는 하지만, 동작속도가 느리고, 그 위에 정기적으로 리플래시동작(메모리의 기억유지동작)을 필요로 하는 다이나믹형의 RAM(DRAM)을 사용하여 불량해석 메모리를 구성하는 것이 고려되고 있다. 그러나, DRAM은 SRAM에 비하여 동작속도가 느리기 때문에, 단순히 SRAM으로부터 DRAM으로 치환설계를 행하면 인터리브수(병열처리화수)를 크게 하지 않을 수 없게 된다.
여기서, 메모리의 인터리브 동작에 대하여 간단히 설명한다. 메모리의 인터리브 동작이란, 같은 기억용량의 메모리블록을 복수준비하고, 이들 메모리블록을 약간씩 타이밍을 엇갈려 동작시켜, 전체로서 동작속도를 올리는 방식을 말한다. 메모리블록수를 인터리브수라 하고, 메모리블록을 인터리브의 뱅크라고도 한다. DRAM을 사용하는 경우에 고려되는 인터리브 구성의 불량해석 메모리의 일예를 도 11에 도시한다.
도시하는 바와 같이, 불량해석 메모리(FM)의 내부에 변환회로(MP)와, 복수(N)의 메모리블록(뱅크)(BK#1,BK#2,BK#3,…,BK#N(여기서, N은 2이상의 정수))을 설치하고, 변환회로(MP)는 페일러데이터가 발생할 때마다 메모리블록(BK#1∼BK#N)을 차례로 변환하여 페일러데이터를 부여하고, 이들 복수의 메모리블록(BK#1,BK#2, BK#3,…,BK#N)에 페일러데이터를 배분하여 격납하는 방법이다.
도 12로부터 용이하게 이해될 수 있는 바와 같이, 이 인터리브 구조를 채용함으로서 각 메모리블록(BK#1∼BK#N)은 피시험 메모리(MUT)의 동작속도의 1/N의 속도로 동작하면 좋은 것으로 된다. 예를 들면, 100ns(나노초)의 사이클로 동작하는 메모리블록을 4개(4뱅크) 준비하고, 이들을 25ns씩 엇갈려 동작시키면, 전체로서 25ns의 사이클로 동작하는 메모리와 등가로 된다.
이와 같이 동작이 느린 DRAM을 사용하여, 더욱 DRAM을 인터리브 동작시키므로서, 결과적으로 고속데이터의 기록 및 판독이 가능하게 된다. 그러나, 도 11에 도시한 인터리브 구조를 채용하는 경우, 각 메모리블록(BK#1∼BK#N)에는 페일러 신호를 발생한 어드레스와 페일러 신호가 무작위로 부여되기 때문에, 각 메모리블록(BK#1∼BK#N)은 모두 피시험 메모리(MUT)와 동일의 메모리용량을 필요로 한다. 그 결과, N뱅크의 인터리브회로를 구성하는 경우에는 피시험 메모리(MUT)의 N배의 메모리용량을 필요로 하고, 동시에 인터리브의 뱅크수(N)에 비례하여 메모리소자의 사용량이 크게 된다.
그런데, 메모리의 시험방법에 셀간 간섭시험이 있다. 이 셀간 간섭시험이란 피시험 메모리내의 어떤 메모리셀에 주목하여, 그 메모리셀에 대하여 구조적으로 간섭을 부여하려는 메모리셀을 액세스하였을 때, 그 액세스에 의하여 주목한 메모리셀의 데이터가 파괴되는가의 여부의 시험을 순차 주목하는 메모리셀을 변경하면서 행하는 메모리 시험방법을 말한다.
도 13 내지 도 15에 이 셀간 간섭시험에 사용하는 시험패턴의 3개의 예를 도시한다. 도 13은 갤롭핑(galloping)·패턴, 도 14는 핑퐁(ping-pong)·패턴, 도 15는 버터플라이(butterfly)·패턴을 도시한다. 도 15에 도시하는 버터플라이·패턴에 있어서, Tc는 주목메모리셀, A∼D는 간섭메모리셀, 1∼8은 액세스순서를 나타낸다.
도 13 내지 도 15에 도시한 바와 같이, 셀간 간섭시험에서는 서로 근접한 테스트 사이클로 주목셀의 동일 어드레스가 다수회에 걸쳐서 액세스된다. 주목셀이 불량으로 된 경우, 그 액세스마다 페일러데이터가 발생되므로, 페일러데이터의 기록빈도(회수)가 높아진다. 이 기록빈도에 따라서 불량해석 메모리로의 기록을 실행하는데는 인터리브수를 크게 하지 않으면 안된다. 인터리브수를 크게 하면, 메모리의 사용량이 많아지고, 염가의 DRAM을 사용한다 하더라도 불량해석 메모리의 코스트가 높아지고, 동시에 대형화하는 결점이 생긴다.
본 발명은, 집적회로화된 메모리(반도체 집적회로 메모리, 이하 IC 메모리라 칭함)와 같은 반도체 메모리를 시험하는 것에 적합한 메모리 시험장치에 관한 것이며, 상세히 말하면, 반도체 메모리의 시험결과를 기억하는 불량해석 메모리에 관한 것이다.
도 1은 본 발명에 의한 메모리 시험장치의 일 실시예에 있어서 사용되는 불량해석 메모리의 전체 구성을 개략적으로 도시하는 블록도,
도 2는 도 1의 불량해석메모리에 사용된 페일러데이터 압축부의 일 구체예를 도시하는 블록도,
도 3은 도 1의 불량해석 메모리로의 기록방법의 일예를 설명하기 위한 파형도,
도 4는 도 1의 불량해석 메모리로의 기록방법의 다른 예를 설명하기 위한 파형도,
도 5는 도 1의 불량해석 메모리에 사용된 데이터 분배제어부의 일 구체예를 도시하는 블록도,
도 6은 도 1의 불량해석 메모리에 사용된 메모리뱅크부의 일 구체예을 도시하는 블록도,
도 7은 이 발명에 따른 메모리 시험장치에 있어서 사용되는 셀간 간섭 테스트패턴의 일예를 설명하기 위한 도면,
도 8은 도 7에 도시한 셀간 간섭 테스트패턴에 의하여 IC 메모리의 시험을 행한 경우에 발생할 수 있는 페일러회수와 페일러데이터 압축동작의 관계를 설명하기 위한 도면,
도 9는 도 7에 도시한 셀간 간섭 테스트패턴에 의하여 IC 메모리의 시험을 행한 경우에 발생할 수 잇는 페일러회수, 페일러발생시간 및 페일러압축수 사이의 관계를 설명하기 위한 도면,
도 10은 종래의 메모리 시험장치의 일예의 전체 구성을 설명하기 위한 블록도,
도 11은 DRAM을 사용한 불량해석 메모리의 일 구체예를 도시하는 블록도,
도 12는 도 11의 불량해석 메모리의 동작을 설명하기 위한 파형도,
도 13은 IC 메모리의 시험에 사용되는 종래의 셀간 간섭 테스트패턴의 일예를 설명하기 위한 도면,
도 14는 IC 메모리의 시험에 사용되는 종래의 셀간 간섭 테스트패턴의 다른 예를 설명하기 위한 도면,
도 15는 IC 메모리의 시험에 사용되는 종래의 셀간 간섭 테스트패턴의 또 다른 예를 설명하기 위한 도면.
본 발명의 목적은 근접한 시험사이클에 있어서, 동일 어드레스가 복수회에 걸쳐서 액세스되고, 그 때마다 페일러데이터가 그 어드레스로부터 발생되어도, 이들 페일러데이터의 기록회수를 저감시키므로서, 적은 양의 메모리소자에 의하여 불량해석 메모리를 구성할 수 있도록 하는 메모리 시험장치를 제공하는 것에 있다.
상기 발명의 목적은, 피시험 반도체 메모리를 시험한 결과의 페일러데이터를 격납하는 불량해석 메모리의 메모리부에 일정시간마다 기억유지동작을 필요로 하는 복수의 메모리 소자를 사용하고, 이들 메모리 소자에 페일러데이터를 인터리브 동작에 의하여 배분하여 격납하도록 구성되어 있는 메모리 시험장치에 있어서, 상기 불량해석 메모리가, 피시험 반도체 메모리의 시험을 행하는 기준 클록과는 별도로 상기 메모리부의 상기 메모리 소자를 동작시키기 위한 클록을 발생하는 클록 발생부와, 이 클록 발생부로부터 동작클록이 부여되고, 상기 메모리 소자의 기억유지동작을 위하여 일정시간마다 리프레시·리퀘스트 신호를 발생하는 수단과, 상기 피시험 반도체 메모리에 부여되는 어드레스 신호와 같은 어드레스 신호가 부여되고, 이 어드레스 신호중에서, 상기 메모리 소자의 로 및 컬럼·어드레스의 구성에 합치하는 로 및 컬럼·어드레스 신호를 취출하는 어드레스 선택부와, 이 어드레스 선택부에 의하여 선택된 로 및 컬럼·어드레스 신호와 논리비교수단으로부터의 페일러데이터가 입력되고, 이들을 상기 클록발생부로부터 출력되는 클록에 동기한 로 및 컬럼·어드레스 신호와 페일러데이터로 변환하는 동기화 수단과, 이 동기화수단으로부터 출력되는 로 및 컬럼·어드레스 신호와 페일러데이터중에서 동일의 어드레스로 근접하여 발생한 페일러데이터를 하나의 페일러데이터로 압축하는 페일러데이터 압축수단과, 이 페일러데이터 압축수단으로부터 출력되는 페일러데이터를 격납하는 상기 복수의 메모리 소자를 제어하고, 페일러데이터를 격납하는 메모리 소자를 결정하는 데이터 분배제어부를 구비하는 메모리 시험장치에 의하여, 달성된다.
바람직한 일구체예에 있어서, 상기 페일러데이터 압축수단은, 페일러가 발생한 로 및 컬럼·어드레스 신호와, 페일러데이터와, 페일러의 발생을 표시하는 페일러·스토어·플래그를 상기 클록발생부로부터의 동작클록에 동기시켜 다음 단의 기억수단에 전달하는 파이프라인구조의 기억수단과, 이 파이프라인구조의 기억수단의 종단에 격납된 어드레스 신호와 이것보다 전단의 기억수단의 각각에 격납된 어드레스 신호를 비교하는 복수의 어드레스 비교기와, 각 어드레스 비교기에서 종단의 기억수단에 격납된 어드레스와 동일 어드레스가 검출될 때마다, 동일 어드레스의 페일러데이터의 논리합을 취하는 오아게이트와, 동일 어드레스가 검출된 단의 기억수단에 격납된 상기 페일러·스토어·플래그가 다음 단으로 전달되는 것을 저지하는 게이트로 구성되어 있다.
또, 상기 데이터 분배제어부는, 페일러데이터와 함께 이송되어 오는 어드레스 신호중의 로·어드레스 신호를 상기 클록발생부가 클록을 출력할 때마다 기억하는 로·어드레스 기억수단과, 페일러데이터를 격납하는 메모리 소자마다 대응하여 설치되어, 각각의 메모리 소자가 기록동작을 종료할 때마다 출력하는 종료 신호에 의하여 대기상태로 제어되는 복수의 플래그 레지스터와, 이들 복수의 플래그 레지스터의 각각이 대기상태인 것과, 우선순위에 따라, 항상 하나만 이네이블 상태로 제어되는 복수의 게이트와, 이들 복수의 게이트중의 이네이블 상태로 제어된 게이트를 통하여 상기 클록발생부로부터의 클록이 부여되어, 상기 로·어드레스 신호를 취입하는 로·어드레스 레지스터와, 이 로·어드레스 레지스터에 취입된 로·어드레스와 상기 로·어드레스 기억수단에 기억된 로·어드레스를 비교하는 복수의 어드레스 비교기와, 이들 복수의 어드레스 비교기의 일치출력과 상기 페일러데이터 압축수단이 출력하는 페일러·스토어·플래그에 의한 복수의 메모리 소자중 어느 하나에 기록제어 신호를 부여하는 게이트로 구성되어 있다.
또, 상기 기억유지동작을 필요로 하는 복수의 메모리 소자에 의하여 구성된 상기 메모리부는, 페일러가 발생한 어드레스의 로·어드레스를 취입하는 로·어드레스 레지스터와, 페일러가 발생한 어드레스의 컬럼·어드레스와 페일러데이터를 취입하는 퍼스트인·퍼스트아웃 메모리와, 상기 데이터 분배제어부가 출력하는 기록제어신호에 의하여 상기 로·어드레스 레지스터 및 상기 퍼스트인·퍼스트아웃 메모리에 데이터의 취입지령을 부여하는 제어 및 상기 퍼스트인·퍼스트아웃 메모리내의 데이터의 수를 기억하는 카운터의 제어를 행하는 제어부와, 상기 로·어드레스 레지스터에 취입되는 로·어드레스와, 상기 퍼스트인·퍼스트아웃 메모리에 취입되는 컬럼·어드레스에 의하여 상기 메모리부를 액세스하고, 상기 퍼스트인·퍼스트아웃 메모리에 취입된 페일러데이터를 기록하는 제어를 행하는 컨트롤러로 구성되어 있다.
또, 상기 메모리부의 상기 기억유지동작을 필요로 하는 복수의 메모리소자는 DRAM에 의하여 구성되어 있다.
상기 구성의 메모리 시험장치에 의하면, 근접한 시험사이클로 동일 어드레스로부터 복수회에 걸쳐 페일러데이터가 검출되면, 페일러데이터 압축수단이 동작하여 그 동일 어드레스의 복수회의 페일러정보를 1회의 기록저오로 압축시킨다. 이 때문에, 불량해석 메모리로의 페일러정보의 기록은 1회만으로 된다.
따라서, 본 발명에 의하면, 근접한 시험사이클로 동일 어드레스로부터 다수회에 걸쳐서 페일러데이터가 검출되더라도, 그들 페일러데이터는 1회의 기록데이터로 압축되므로, 불량해석 메모리로의 페일러데이터의 기록빈도를 저감시킬 수가 있다. 그 결과, 불량해석 메모리의 인터리브수를 특히 증가시키지 않더라도 끝나게 되므로, 불량해석 메모리의 규모를 작게 할 수 있는 이점이 얻어진다.
도 1은 본 발명에 의한 메모리 시험장치의 일 실시예에 있어서 사용된 불량해석 메모리(FM)의 전체구성을 도시하는 블록도이다. 이 불량해석 메모리(FM)는 복수(N)의 DRAM 메모리뱅크부(BAK#1∼BAK#N)(다만, N은 2 이상의 정수)와, 불량해석 메모리(FM)내의 DRAM을 동작시키기 위한 클록을 발생하는 DRAM 클록발생부(15)를 포함하고, 각 DRAM 메모리뱅크부는, 그 내부에 페일러데이터가 기록되는 복수의 DRAM 메모리부를 구비하고 있다.
또, 불량해석 메모리(FM)는, 패턴발생기(PG)(도 10 참조)로부터 공급되는 타이밍발생기(TG)(도 10 참조)의 기준클록에 동기한 어드레스 신호(로(行)·어드레스 신호 및 칼럼(列)·어드레스 신호)에 응답하여 DRAM 메모리뱅크부(BAK#1∼BAK#N)의 로 및 컬럼·어드레스의 구성에 대응한 로 및 컬럼·어드레스 신호(RAa 및 CAa)를 발생하는 어드레스 선택부(11)와, 이 어드레스 선택부(11)로부터의 로 및 컬럼·어드레스 신호(RAa 및 CAa)와 논리비교기(DC)(도 10 참조)로부터 공급되는, 같은 타이밍 발생기의 기준클록에 동기한 페일러데이터 신호(FDa)를 DRAM 클록발생부(15)의 클록(CLK1)에 동기한 로우 및 컬럼·어드레스 신호(RAb 및 CAb)와 페일러데이터 신호(FDb)로 변환하는 동기화 회로부(12)와, 근접한 시험사이클에 있어서 동일 어드레스로부터 발생되는 복수개의 페일러데이터 신호의 DRAM 메모리뱅크부(BAK#1∼BAK#N)로의 기록을 1회로 저감시키는 페일러데이터 압축부(13)와, 각 DRAM 메모리뱅크부(BAK#1∼BAK#N)로 분배되는 페일러데이터 신호를 어느 DRAM 메모리뱅크부에 격납하는가를 제어하는 분배제어부(14)를 포함한다.
이미 설명한 바와 같이, DRAM은 기억유지를 위하여 일정시간마다 리프레시 동작(기억유지동작)을 필요로 한다. 이 때문에, 타이밍 발생기로부터의 기준클록으로 DRAM을 동작시킬 수 없으므로 상술한 바와 같이 DRAM 클록발생부(15)가 불량해석 메모리(FM)내에 설치되어 있다. 이 DRAM 클록발생부(15)로부터의 클록이 타이머(16)에도 공급되어, 이 타이머(16)로부터 일정시간마다 리프레시·리퀘스트 신호(RFREQ)가 각 DRAM 메모리뱅크부(BAK#1∼BAK#N)에 인가되어, 그것들의 각 DRAM 메모리부를 리프레시한다.
본 발명은 상기 DRAM 메모리뱅크부(BAK#1∼BAK#N)에 페일러데이터 압축부(13)에서 압축한 페일러데이터(FDc)를, 이들 DRAM 메모리뱅크부(BAK#1∼BAK#N)내의 상기 데이터 분배제어부(14)에 의하여 결정된 DRAM 메모리뱅크부에 기록하도록 구성한 점에 특징이 있다.
상기한 바와 같이, 어드레스 선택부(11)는 패턴발생기(PG)로부터의 어드레스 신호(로 및 컬럼·어드레스 신호)를, DRAM 메모리뱅크부(BAK#1∼BAK#N)의 DRAM 메모리부의 로·어드레스 및 컬럼·어드레스의 구성에 합치하도록 포맷(줄바꾸기)한다. 또, 어드레스 선택부(11)로부터의 출력인 로·어드레스 신호(RAa) 및 컬럼·어드레스 신호(CAa)와 논리비교기(DC)로부터의 페일러데이터 신호(FDa)는 타이밍발생기(TG)로부터 주어지는 기준클록에 동기한 신호이다. 상기 동기화 회로부(12)는 이들의 신호를 DRAM 클록발생부(15)의 동작클록에 동기한 로·어드레스 신호(RAb), 컬럼·어드레스 신호(CAb) 및 페일러데이터 신호(FDb)로 각각 변환한다.
상기 페일러데이터 압착부(13)는 근접한 시험사이클에 있어서 동일 어드레스가 복수회에 걸쳐 검출되어, 이 어드레스로부터 판독된 데이터가 기대치 데이터와 일치하지 않고, 그 때마다 페일러데이터가 발생되었을 때에 이들 페일러데이터를, 비트마다 논리합을 취하여 하나의 페일러데이터로 압축하는 변동동작을 행하는 것이고, 이로서 1회의 페일러데이터의 기록동작만으로 처리가 완료된다.
상기 데이터 분배제어부(14)는 각 DRAM 메모리뱅크부(BAK#1∼BAK#N)로 분배되는 페일러데이터를, 각 DRAM 메모리뱅크부(BAK#1∼BAK#N)와 기록제어 신호(WT#1∼WT#N)를 송수신함으로서, 어느 DRAM 메모리뱅크부에 격납하는가를 제어한다. 각 DRAM 메모리뱅크부내의 복수의 DRAM 메모리부는 데이터 분배제어부(14)의 제어에 의하여 페일러데이터의 격납을 행한다.
더우기, 도 1에 있어서, 로·어드레스 신호(RAa,RAb,RAc), 컬럼·어드레스 신호(CAa,CAb,CAc) 및 페일러데이터 신호(FDa,FDb,FDc)의 첨자 a,b,c는 타이밍을 나타내는 것으로 그 첨자에 의하여 타이밍이 상이한 것을 나타내고 있다.
도 2는 도 1의 페일러데이터 압축부(13)의 구체적인 일예를 도시한다. 예시의 페일러데이터 압축부(13)는 근접한 4개의 시험사이클에 있어서 동일 어드레스로부터 발생되는 4개의 페일러데이터를 압축하는 경우를 나타내고, 페일러데이터를 시프트시키는 파이프라인 구조의 D형 플립플롭군(DFA1∼DFA5)과 페일러정보의 유무를 나타내는 페일러·스토어·플래그(FSF)를 전송하는 파이프라인 구조의 플립플롭군 (DFB1∼DFB5)과, 로·어드레스(RAb) 및 컬럼·어드레스(CAb)를 순차 시프트시키는 파이프라인 구조의 플립플롭군(DFC1∼DFC5)을 포함한다.
각 페일러데이터는 통상, 페일러의 존재를 나타내는 논리「1」과 페일러의 불존재를 나타내는 1개 또는 복수개의 논리「0」으로 이루어지는 복수개의 비트구성을 갖는다. 상기 파이프라인 구조의 D형 플립플롭군(DFA1∼DFA5)은, 페일러데이터의 전비트폭의 데이터를 DRAM 클록발생부(15)로부터 출력되는 동작클록(CLK1)에 동기시켜 순차 후단으로 시프트시킨다.
또, 상기 파이프라인 구조의 플립플롭군(DFB1∼DFB5)은, 페일러정보의 유무를 나타내는 페일러·스토어·플래그(FSF)를 DRAM 클록발생부(15)로부터 출력되는 동작클록(CLK1)에 동기시켜 순차 후단으로 시프트한다. 즉, 오어(OR)게이트(OR1)를 통하여, 근접한 4 사이클의 페일러데이터가 입력된 경우에, 논리「1」의 비트가 존재하면, 페일러정보의 존재를 검출하고, 그 검출한 논리「1」의 데이터를 페일러·스토어·플래그(FSF)로서 클록(CLK1)에 동기시켜 순차 1단씩 후단으로 시프트시킨다.
상기 파이프라인 구조의 플립플롭군(DFC1∼DFC5)은 로·어드레스(RAb) 및 컬럼·어드레스(CAb)를 클록(CLK1)에 동기시켜 순차 후단으로 시프트시킨다. 이 플립플롭군(DFC1∼DFC5)에 의하여 1단씩 시프트되는 로·어드레스(RAb) 및 컬럼·어드레스(CAb)를 어드레스 비교기(13D1, 13D2, 13D3)에 있어서 플립플롭(DFC4)에 격납(스토어)되어 있는 로·어드레스(RAb) 및 컬럼·어드레스(CAb)와, 이 플립플롭(DFC4)의 전단의 3개의 플립플롭(DFC1∼CFC3)에 각각 격납되어 있는 로·어드레스(RAb) 및 컬럼·어드레스(CAb)를 비교한다. 양 어드레스가 일치하고, 동시에 플립플롭(DFB4)에 격납되어 있는 페일러·스토어·플래그(FSF)가 논리「1」이면, 게이트(AND)(13C1, 13C2,13C3)가 논리「1」을 출력한다. 이들 게이트(13C1, 13C2,13C3)가 논리「1」을 출력하면, 별도의 게이트(AND)(13A1,13A2,13A3)는 열림(이네이블) 상태로 제어되어, 각 플립프롭(DFA1,DFA2,DFA3)에 격납되어 있는 페일러데이터는 오어(OR)게이트(OR2)로 모든 논리합이 취해지고, 플립플롭(DFA5)에 격납된다. 이리하여 4회분의 페일러데이터가 1회의 기록으로 끝나는 페일러데이터로 압축된다.
이 압축동작이 행해진 경우, 게이트(13B1,13B2,13B3)는 닫힘의 상태로 제어되므로, 페일러·스토어·플래그(FSF)는 다음 단으로 전달되지 않는다. 즉, 플립플롭(DFB1, DFB2, DFB3)에는 논리「0」이 기록되고, 이후의 3회의 시프트 동작시에는 페일러·스토어·플래그(FSF)는 논리「0」으로 유지되어, DRAM 메모리뱅크부(BAK#1∼BAK#N)로의 기록이 금지된다.
다른 압축동작의 예로서, 예를 들면 플립플롭(DFC1)에 격납되어 있는 어드레스 신호와 플립플롭(DFC4)에 격납되어 있는 어드레스 신호가 일치하고, 또 다른 불일치인 경우에는 게이트(13A1)만이 열려 플립플롭(DFA1)에 격납되어 있는 페일러데이터만이 오어게이트(OR2)를 통하여 플립플롭(DFA4)에 격납되어 있는 페일러데이터의 논리합이 취해져서, 플립플롭(DFA5)에 격납되게 된다. 이 때, 플립플롭(DFA1)에 격납되어 있는 페일러데이터는 플립플롭(DFA2)으로 이송되지만, 플립플롭(DFB2)에는 게이트(13B1)가 닫혀지기 때문에, 논리「0」이 기록된다. 따라서, 지금 플립플롭(DFA2)으로 이송된 페일러데이터가 플립플롭(DFA4)으로 이송된 상태에서는 플립플롭 (DFB4)에 기록되는 페일러·스토어·프래그(FSF)는 논리「0」이기 때문에, DRAM 메모리뱅크부(BAK#1∼BAK#N)로의 기록은 금지된다. 즉, 이 예에서는 3 사이클전에 압축되어, DRAM 메모리뱅크부(BAK#1∼BAK#N)의 어느 것엔가에 기록된 것으로 된다.
여기서, 불량해석 메모리(FM)에서는, 일반적으로 한번 기록된 페일러데이터는 고쳐쓰기를 금지하도록 구성되어 있다. 이 때문에, 불량해석 메모리(FM)에서는 기록동작을 할 경우에는 그 기록을 행하는 어드레스의 페일러데이터(다비트의 데이터)를 한 번 판독하고, 그 판독한 페일러데이터와 새로이 기록하려고 하는 페일러데이터와의 논리합을 취하여 기록을 행하고 있다. 따라서, 도 2에 도시한 오어게이트(OR2)에는, 특히 도시하지 않지만, 불량해석 메모리로부터 판독한 페일러정보도 주어지는 구성으로 되어 있다.
메모리에 대하여 기록하기 전에 판독을 행하는 동작을 일반으로 리드·모디파이·라이트(read modify write) 동작이라 부르고 있다. 도 3 및 도 4에 이 리드·모디파이·라이트 동작의 모양을 도시한다. 도 3은 매회 로·어드레스 신호(Row) 및 컬럼·어드레스 신호(Column)가 변화하는 랜덤 액세스 모드의 예를 도시한다.
도 4는 로·어드레스 신호(Row)는 매회 입력되지 않고, 컬럼·어드레스 신호(Column)만이 매회 입력되는 퍼스트(고속)·페이지·모드(Fast Page Mode) 또는 하이퍼·페이지·모드(Hiper Page Mode)의 동작예를 가리킨다. 이 퍼스트·페이지·모드에서는 고속의 페이지·리드·모디파이·라이트 동작을 가능하게 한다. 따라서 본 발명에서는 어드레스중 로·어드레스가 같은 페일러데이터에 대하여는 퍼스트 페이지 모드 동작을 행하여 동일의 DRAM 메모리 블록부에 기록을 행하고, 로·어드레스가 상이한 페일러데이터에 대하여는 메모리뱅크부를 전환하여 페일러데이터의 기록을 행한다.
하나의 로·어드레스에 대하여 페일러데이터가 하나인 경우에는 결과적으로 도 3에 도시한 랜덤액세스의 동작이 된다.
도 5는 페일러데이터를 기록하는 DRAM 메모리뱅크부를 결정하는 데이터 분배제어부(14)의 일 구체예를 도시한다. 이 데이터 분배제어부(14)는 플래그 레지스터군(FRB)과, 플래그 레지스터군(FRA)과, 게이트군(A#1∼A#B 및 B#1∼B#N)과, 로·어드레스 레지스터군(RAR)과, 어드레스 비교기군(CMP)과, 기록제어신호(WT#1∼WT#N)를 취출하는 게이트군(C#1∼C#N)과, 입력된 최신의 로·어드레스를 기억하는 로·어드레스 기억기(14A)와 기록제어신호(WT#1∼WT#N)가 출력되어 있는 상태를 검출하고, 게이트(14B)를 폐쇄 상태로 제어하는 게이트(14C)와, 후술하는 종료신호 (EMPTY)와 리세트신호와의 논리합을 취하여 그것을 각 플래그 레지스터군(FRB 및 FRA)의 각 리세트단자(R)에 부여하는 오어게이트군(D#1∼D#N)에 의하여 구성되어 있다.
이 데이터 분배제어부(14)에서는 #NO.(샤프넘버)가 낮을수록 우선순위가 높고, #1측으로부터 우선적으로 동작한다. 즉, 플래그 레지스터군(FRA 및 RFB)을 구성하고 있는 각 플래그 레지스터(FRA#1∼FRA#N 및 FRB#1∼FRB#N)는 초기상태에서 모두 초기화동작에 의하여 리세트되어 있다. 이 때문에 게이트(A#1)만이 열림으로 제어되어, 우선순위 1위가 주어진다.
페일러데이터 압축부(13)로부터 페일러·스토어·플래그(FSF)(논리「1」)가 출력되면, 게이트(14B)가 열리고, 클록(CLK1)이 게이트(A#1)를 통하여 로·어드레스 레지스터(RAR#1)의 클록입력단자와 플래그 레지스터(FRA#1)의 세트단자에 주어진다. 로·어드레스 레지스터(RAR#1)에 클록(CLK1)이 주어지므로서, 페일러데이터 압축부(13)로부터 출력되고 있는 페일러 어드레스중의 로·어드레스(RAc)가 이 로·어드레스 레지스터(RAR#1)에 취입되고, 로·어드레스 기억기(14A)에 취입된 동일의 로·어드레스가 어드레스 비교기(CMP#1)로 비교되어, 일치되면 게이트(C#1)에 논리「1」을 출력한다. 게이트(C#1)에는 이미 논리「1」의 페일러·스토어·플래그(FSF)가 주어져 있으므로, 게이트(C#1)는 논리「1」의 기록제어 신호(WT#1)를 출력한다. 이 기록제어 신호(WT#1)는 도 1에 도시한 DRAM 메모리뱅크부(BAK#1)에 페일러데이터를 기록하기 위한 제어신호로서 주어진다.
DRAM 메모리뱅크부(BAK#1)에서 페일러데이터의 기록이 종료되면, 데이터 분배제어부(14)에 종료신호(EMPTY#1)가 반송되어 온다. 이 종료신호(EMPTY#1)가 반송되어 오므로서 플래그 레지스터(FRA#1)는 리세트되어, 이로서 게이트(A#1)가 재차 열림상태로 복귀한다(게이트(A#1)가 닫힘상태에 있을 때, 게이트(A#2)가 열림상태로 제어되어 있다).
따라서, 다음에 페일러·스토어·플래그(FSF)가 논리「1」로 반전하면, 로·어드레스 레지스터(RAR#1)에 다시 페일러가 발생한 어드레스의 로·어드레스 신호가 격납되어, 다시 기록 제어신호(WT#1)가 출력된다. 이와 같이 하여 페일러의 발생이 DRAM 메모리뱅크부(BAK#1)에 있어서 처리시간보다 후의 타이밍에서 발생하고 있는 상태에서는, 페일러데이터는 DRAM 메모리뱅크부(BAK#1)에 집중되어 기록된다.
이에 대하여, 근접한 테스트 사이클에 있어서 다른 어드레스에서 페일러가 발생하고, DRAM 메모리뱅크부(BAK#1)로 기록의 처리가 종료되지 않은 상태에서 다음의 페일러가 발생한다면, 이 경우에는 게이트(A#2)가 열려 있으므로, 이 게이트(A#2)를 통하여 로·어드레스 레지스터(RAR#2)에 클록(CLK1)이 주어져, 그 페일러가 발생한 어드레스의 로·어드레스 신호가 로·어드레스 레지스터(RAR#2)에 취입된다. 이 때, 로·어드레스 기억기(14A)에도 꼭같은 로·어드레스 신호가 취입되므로, 어드레스 비교기(CMP#2)가 논리「1」의 일치신호를 출력하고, 게이트(C#2)로부터 기록 제어신호(WT#2)를 출력한다. 여기서, 더욱 더 DRAM 메모리뱅크부(BAK#1) 및 DRAM 메모리뱅크부(BAK#2)가 기록처리중에 다른 어드레스에서 다음의 페일러가 발생하였을 경우에는 게이트(#3)가 기록 제어신호(WT#3)를 출력하고, DRAM 메모리뱅크부(BAK#3)에 기록이 실행되어, 소위 인터리브 동작에 의하여 동작이 느린 DRAM 메모리뱅크부(BAK)에 기록을 실행시킨다.
현실에서는, 다른 어드레스로 근접하여 페일러가 발생하는 예는 적고, 페일러가 전혀 생기지 않든가 혹은 약간 밖에는 발생하지 않는다. 그러나, 도 13 내지 도 15에 도시한 바와 같이 셀간 간섭 테스트 패턴을 실행한 경우에, 주목셀이 불량한 경우에는 근접한 시험 사이클에 있어서 페일러가 발생한다. 동일 어드레스에 페일러가 발생한 경우에는, 도 2에 도시한 페일러데이터 압축부(13)로 압축되므로, 동일 어드레스가 연속하여 페일러 어드레스로서 주어지는 일은 없다. 현실에서는 동일의 로·어드레스에서 컬럼·어드레스만이 다른 어드레스에서 페일러가 발생하는 비율이 높다.
동일의 로·어드레스가 페일러 어드레스로서 데이터 분배제어부(14)에 주어졌을 경우, 어드레스 비교기, 예를 들면 CMP#1는 논리「1」의 일치신호를 계속 출력한다. 따라서, 동일의 로·어드레스가 계속하여 입력되고 있는 사이는, 게이트(C#1)는 기록 제어신호(WT#1)를 계속 출력한다. 따라서, 동일의 로·어드레스에서 컬럼·어드레스만이 다른 어드레스에서 발생한 페일러데이터는 페이지모드에 의하여 동일의 예를 들면 DRAM 메모리뱅크부(BAK#1)에 기록되게 된다.
이 기록하여야 할 페일러데이터의 수가 어떤 수를 초과하면, DRAM 메모리뱅크부(BAK#1)에 설치한 버퍼가 오버플로될 염려가 있다.이 경우에 오버플로된 DRAM 메모리뱅크부(BAK#1)는 풀신호(FULL#1)를 출력하고, 그 DRAM 메모리뱅크부(BAK#1)로의 기록을 중단시킨다. 즉, 이 상태에서는 플래그레지스터(FRB#1)는 풀신호(FULL#1)에 의하여 세트되기 때문에, 어드레스비교기(CMP#1)에 주어져 있는 이네이블신호가 논리「1」에서 논리「0」으로 반전한다. 이 때문에 출력도 논리「0」으로 반전하므로 게이트(C#1)는 논리「0」을 출력하고, 기록 제어신호(WT#1)는 논리「0」으로 하강한다.
한편, 어드레스비교기(CMP#1)의 출력이 논리「0」으로 하강하는 것과 동시에 게이트(14C)는 논리「1」을 출력하고, 게이트(14B)를 열림으로 제어한다. 이때, 게이트(A#1)는 닫혀져 있고, 이에 대신하여 게이트(A#2)가 열림상태로 제어되어 있다. 따라서, 로·어드레스 레지스터(RAR#2)에, 다음에 공급되는 로·어드레스가 격납된다. 이것과 동시에 로·어드레스 기억기(14A)에도 클록(CLK1)에 동기하여 같은 로·어드레스 신호가 격납된다. 따라서, 어드레스 비교기(CMP#2)에 동일의 로·어드레스가 주어지므로, 이 어드레스 비교기(CMP#2)는 논리「1」을 출력하고, 게이트(C#2)는 기록 제어신호(WT#2)를 출력한다.
게이트(C#2)가 기록 제어신호(WT#2)를 출력하기까지의 사이, 또는 출력을 마친 후에, DRAM 메모리뱅크부(BAK#1)가 기록처리를 종료하면, DRAM 메모리뱅크부(BAK#1)는 종료신호(EMPTY#1)를 출력한다. 이 종료신호(EMPTY#1)에 의하여 플래그레지스터(FRA#1 및 FRB#1)는 리세트되어, 페일러데이터의 입력을 기다리는 상태로 되돌려진다.
이상의 데이터 분배제어부(14)의 동작을 요약하면,
(1) DRAM 메모리뱅크부(BAK#1∼BAK#N)의 기록처리시간보다 긴 주기로, 동시에 다른 어드레스에서 페일러가 발생한 경우에는, 그 페일러데이터는 모두 DRAM 메모리뱅크부(BAK#1)에 기록된다.
(2) DRAM 메모리뱅크부(BAK#1∼BAK#N)의 기록처리시간보다 짧은 주기로, 동시에 다른 어드레스에서 페일러가 발생한 경우에는 인터리브 동작에 의하여 DRAM 메모리뱅크부(BAK#1,BAK#2,BAK#3,…)의 순으로 페일러데이터가 기억된다. 이때, 최종 DRAM 메모리뱅크부(BAK#N)에 도달하기 전에 기록이 종료된 DRAM 메모리뱅크부가 존재하면, 그 쪽에 페일러데이터가 기록된다.
(3) 로·어드레스가 같은 어드레스에서 페일러가 발생한 경우에는 동일의 DRAM 메모리뱅크부, 예를 들면 DRAM 메모리뱅크부(BAK#1)에 페일러데이터가 기록된다.
(4) 로·어드레스가 같은 어드레스에서 연속적으로 페일러가 발생하여 FIFO 메모리가 가득찬 경우에는, 동일한 DRAM 메모리뱅크부로의 기록이 중단되고, DRAM 메모리뱅크부가 전환되어 다른 DRAM 메모리뱅크부에 기록 제어신호(WT#N)가 출력된다.
라는 것으로 된다.
도 6은 DRAM 메모리뱅크부(BAK#1∼BAK#N)중 하나를 취출하여 그 구성을 구체적으로 도시하는 블록도이다. 각 DRAM 메모리뱅크부는 동일구성이므로, 여기서는 DRAM 메모리뱅크부(BAK#N)를 대표로서 도시한다. DRAM 메모리뱅크부(BAK#N)는 제어부(17A), 카운터(17B), 디코더(17C), 로·어드레스 레지스터(17D), FIFO 메모리(퍼스트인·퍼스트아웃(first-in first-out) 메모리)(17E), DRAM 컨트롤러(17F), DRAM 메모리부(17G)에 의하여 구성되어 있다.
제어부(17A)는 도 5에 도시한 데이터 분배제어부(14)로부터 출력되는 기록 제어신호(WT#N)를 수신함으로서 로·어드레스 레지스터(17D)와 FIFO 메모리(17E)에 데이터의 취입지령을 부여함과 동시에, 카운터(17B)의 값을 ＋1하는 제어를 행한다.
로·어드레스 레지스터(17D)는 제어부(17A)로부터 데이터의 취입지령을 받으면, 페일러가 발생한 어드레스의 로·어드레스(RAd)를 취입한다. 이것과 동시에 FIFO 메모리(17E)는 그 기록 클록단자(WCK)에 기록클록이 부여되고, 페일러가 발생한 어드레스의 컬럼·어드레스(CAd)와 도 2에 도시한 페일러데이터 압축부(13)로부터 출력되는 압축처리된 페일러정보(FDd)를 취입한다.
DRAM 컨트롤러(17F)는 DRAM 메모리부(17G)로의 기록이 종료하면 NEXT신호를 출력하고, 이 NEXT신호는 제어부(17A)와 게이트(17H)에 입력된다. 제어부(17A)는 DRAM 컨트롤러(17F)로부터 NEXT신호를 수신하면 FIFO 메모리(17E)에 판독지령을 부여하여, FIFO 메모리(17E)로부터 하나의 데이터(컬럼·어드레스와 페일러데이터)를 DRAM 컨트롤러(17F)에 출력시킨다. 이 때, 카운터(17B)의 값을 －1하는 제어를 행한다. 카운터(17B)의 값이 0으로 되돌아가면 디코더(17C)로부터 출력되는 HOLD신호가 논리「1」로 되고, 이 HOLD신호가 논리「1」로 반전할 때마다 제어부(17A)는 종료신호(EMPTY#N)를 출력한다. 결국, 카운터(17B)는 FIFO 메모리(17E)내에 격납되어 있는 데이터의 수를 관리한다.
HOLD신호가 논리「1」의 상태에서는 DRAM 컨트롤러(17F)는 DRAM 메모리부(17G)로의 기록의 타이밍을 발생하지 않는다. 리프레시·리퀘스트 신호(RFREQ)가 논리「1」로 반전하면 DRAM 메모리부(17G)로 리프레시 동작의 타이밍을 발생한다. HOLD신호가 논리「0」으로 되면, DRAM 컨트롤러(17F)는 도 4에 도시한 페이지모드에 의하여 리드 모디파이 라이트 동작을 개시한다. 하나의 페일러데이터를 DRAM 메모리부에 격납하면, DRAM 컨트롤러(17F)는 제어부(17A)에 NEXT신호를 되돌린다. 이 때, 리프레시·리퀘스트 신호(RFREQ)가 논리「1」이면, 페이지 모드를 종료하고, 리프레시 동작의 타이밍을 발생한다. 리프레시 동작의 종료후, HOLD신호가 논리「0」이면, 재차 페이지모드의 동작을 개시하고, 페이지모드의 동작을 계속한다. 즉, FIFO 메모리(17E)에 페일러데이터가 존재하는 사이에는 페이지 모드의 동작을 계속한다.
FIFO 메모리(17E)로부터 최후의 페일러데이터가 출력되면, NEXT신호에 동기하여 LAST신호가 논리「1」로 반전한다. LAST신호가 논리「1」로 반전하면 DRAM 컨트롤러(17F)는 페이지모드의 동작을 종료한다. FIFO 메모리(17E)에 페일러데이터를 하나 밖에 격납하지 않았던 경우에는 DRAM 컨트롤러(17F)는 곧 NEXT신호를 출력한다. 따라서, 이 경우에도 NEXT신호에 동기하여 LAST신호가 논리「1」로 반전하므로, DRAM 컨트롤러(17F)는 1개의 페일러데이터를 DRAM 메모리부(17G)에 기록하여 동작을 종료한다. 즉, 이 경우에는 DRAM 컨트롤러(17F)는 도 3에 도시한 랜덤모드의 타이밍을 발생하여 동작을 종료한다.
DRAM 메모리부(17G)는 복수의 DRAM으로 구성되어, 피시험 메모리(MUT)와 동등의 메모리 용량을 갖고, DRAM 컨트롤러(17F)에 의하여 동작이 제어된다.
이상 설명한 바와 같이, 본 발명에 의하면 도 2에 도시한 페일러데이터 압축부(13)를 설치한 것, 및 페이지모드에서 기록을 행하는 것에 의하여, 불량해석 메모리를 단순히 고속 SRAM에 대신하여 DRAM으로 치환하여 구성한 경우보다도 DRAM 메모리뱅크부(BAK)의 수를 적게 할 수 있다는 현저한 효과가 얻어진다.
이하 그 이유를 구체적으로 설명한다.
고속 SRAM 대신에 DRAM을 사용하여 페이지모드도 채용하지 않고 단순히 SRAM으로부터 DRAM으로 치환설계를 행한 경우, 예를 들면, 사용하는 시험패턴은 캘롭핑, 핑퐁, 버터프라이 구별없이 자유로 취할 수 있는 것으로 하고, 더욱 더 페일러가 발생하는 최소주기를 10ns, 리프레시 동작분을 계산에 넣은 랜덤액세스에서의 페일러 스토어 동작의 1동작주기를 160ns로 하면, 뱅크수(BA)는 BA=160/10=16으로 된다. 즉 DRAM 메모리뱅크부(BAK)는 16 블록 준비할 필요가 있다.
이에 대하여 페이지모드로 페일러데이터를 기록하는 경우, DRAM 메모리뱅크부의 최소 필요수는 페일러가 발생하는 최소주기와 리프레시 동작을 계산에 넣은 페일러스토어 동작의 1동작주기와의 관계로 결정된다. 예를 들면, 페일러가 발생하는 최소주기를 10ns, 리프레시 동작을 계산에 넣은 페이지모드에서의 페일러스토어 동작의 1동작주기를 100ns로 하면, 필요로 하는 뱅크수(BK)는 BK=100/10=10으로 된다. 즉, DRAM 메모리뱅크부(BAK)를 10 블록 준비하면 된다.
그런데, 상기 블록수 BK=10에서는 어드레스가 단순히 1씩 증가하는 것과 같은 테스트패턴이면, 페이지모드에서의 페일러스토어 동작이 가능하지만, 도 13 내지 도 15에 도시하는 바와 같은 셀간 간섭 테스트패턴의 경우, 로·어드레스도 동시에 변화하는 경우가 많으므로, 페일러가 연속하여 발생하면 모든 페일러를 격납하는 것은 어렵게 된다.
예를 들면, 도 7에 도시하는 버터플라이 패턴에서 연속적으로 페일러가 발생하였다고 할 때, 메모리 셀의 액세스 순서는 A→Tc→B→Tc→C→Tc→D→Tc→E…로 되고, 도 7에서도 알 수 있는 바와 같이, 근접한 테스트 사이클 사이에 로·어드레스는 복수의 값을 취하는 것으로 된다. 즉, 복수의 페이지 어드레스의 페일러데이터를 대략 동시에 격납할 필요가 발생한다.
이 버터플라이 패턴의 경우, 로·어드레스 RAt±n (n은 정수) 방향의 페일러데이터의 격납에 DRAM 메모리뱅크부가 4블록 필요로 된다. 대략 연속하여 액세스되는 로·어드레스 RAt상의 페일러데이터를 격납하는데는 8블록 필요로 되므로, 이에 대응하는 데에는 계 12블록 준비할 필요가 생긴다.
본 발명에서는 이 문제점을 근접한 시험사이클의 동일 어드레스의 페일러데이터를 압축하는 기능을 부가함으로서 해소하고, DRAM 메모리뱅크부(BAK#1∼BAK#N)의 필요최소수(이 예에서는 10)에서도 셀간 간접 테스트패턴에서의 페일러데이터의 격납을 가능하게 하는 것이다.
이하, 페일러데이터 압축부(13)을 설치한 것으로 인한 작용효과에 대하여 상세히 설명한다.
우선, 페일러데이터 압축부(13)가 존재하지 않는 경우에 대하여 설명한다.
도 7에 도시하는 버트플라이 패턴에서는 메모리셀의 판독은, A→Tc→B→Tc→C→Tc→D→Tc→E→Tc→F→Tc→G→Tc→H…의 순으로 행해진다. 여기서 로·어드레스 RAt상의 셀은 로·어드레스가 같으므로 페이지 동작에서 페일러 스토어가 가능하지만, RAt－1상의 셀 A, RAt＋1상의 셀 C, RAt－2상의 셀 E, RAt＋2상의 셀 G, RAt－3상의 셀 I…은 RAt와는 다른 로·어드레스이고, 동시에 각 로·어드레스에 1페일러데이터이므로 페이지 동작으로 되지 않고, 랜덤액세스로 되므로 1페일러데이터의 페일러 스토어 동작에 160ns 걸리는 것으로 된다.
RAt－1상의 셀 A의 페일러 스토어 동작을 행한 DRAM 메모리뱅크부가 160ns 후에 처리를 완료하여 다음의 페일러데이터를 접수가능으로 될 때까지 사이에 셀 C, E, G용에 각각 DRAM 메모리뱅크부를 할당하여야 한다. 즉, 연속하여 페일러가 발생하는 최악조건을 고려한다면, 로·어드레스 RAt±n (n=정수) 방향의 페일러데이터의 격납에 DRAM 메모리뱅크부가 최저 4블록 필요로 된다.
n=1일 때 8회 메모리 셀의 판독을 행하고, 이 때 로·어드레스 RAt상의 셀은 도 8 및 도 9에 도시하는 바와 같이, 6회 판독이 행해진다. 액세스의 비율은 변하지 않으므로, n=100일 때에 800회 메모리 셀의 판독을 행하고, 이 때 로·어드레스 RAt상의 셀은 600회 판독이 행해지는 것으로 된다. 이것을 나머지의 6 뱅크로 페일러 스토어 동작을 행하여야 한다.
페일러의 발생시간은 800×10ns=8000ns이다. 600의 페일러데이터를 6 뱅크로 분산하여 페일러 스토어 동작을 행하므로 1 뱅크당 100의 페일러데이터를 격납하는 것으로 된다. 페이지 동작의 페일러 스토어 동작은 1 페일러데이터당 100ns이므로 100×100ns=10000ns의 처리시간이 필요로 된다. 즉, 8000ns의 시간내에 처리되지 않으면 안되는 페일러데이터를 10000ns 걸려 처리하는 것으로 되므로 처리가 시간에 맞지 않는다. 페일러데이터 압축부(13)를 설치하지 않고 이 처리를 가능하게 함에는 DRAM 메모리뱅크부를 2개 추가하여 계 8뱅크로 할 필요가 있다.
이에 대하여, 페일러데이터 압축부(13)를 설치한 경우에는, 도 2에 도시한 구체예에 의하면, 근접한 4 시험 사이클에서의 페일러데이터 압축기능이 작용하므로, DRAM 메모리뱅크부를 2개 추가할 필요는 없어진다. 즉, 메모리 셀의 판독은 A→Tc→B→Tc→C→Tc …로 행해지므로, 메모리 셀(Tc)의 판독은 근접한 4시험 사이클로 2회 들어간다. 이 2개의 페일러데이터를 페일러데이터 압축부(13)에 의하여 1회의 페일러 스토어로 끝나는 페일러데이터로 압축할 수가 있다. 따라서 n=1일 때에 8회 메모리 셀의 판독을 행하고, 이 때 로·어드레스 RAt상의 셀은 6회 판독이 행해지지만, 페일러데이터 압축부(13)의 존재에 의하여 페일러데이터 수는 도 8 및 도 9에 도시하는 바와 같이 4로 압축된다.
마찬가지로, n=100일 때에 800회 메모리 셀의 판독을 행하고, 이 때 로·어드레스 RAt상의 셀은 600회 판독이 행해지지만, 페일러데이터수는 400으로 압축된다. 페일러의 발생시간은 8000ns로 변하지 않지만, 400의 페일러데이터를 6뱅크로 분산하여 페일러 스토어 동작을 행하므로 1블록당 약 67의 페일러데이터를 격납하는 것으로 된다. 페이지 동작의 페일러 스토어는 1페일러데이터당 100ns이므로 67×100ns=6700ns의 처리시간으로 처리가 가능하게 된다.
즉, 페일러데이터 압축부(13)를 설치함으로서 8000ns의 시간내에 처리하여야 할 페일러데이터를 6700ns로 처리가능하게 되어, 처리가 충분히 끝나는 것으로 된다.
상술의 설명에서는 DRAM 메모리뱅크부내의 FIFO 메모리의 깊이(격납할 수 있는 데이터수의 크기)에 대하여 언급하고 있지 않다. 그 이유는, 발생하는 페일러수가 많으면 FIFO 메모리의 깊이를 크게 하더라도 DRAM 메모리뱅크부에 격납하는 속도에 의하여 뱅크수가 결정되기 때문이다.
또, 버터플라이·패턴 이외의 셀간 간섭계 시험패턴에서는 예를 들면 도 13의 갤롭핑·패턴에서는 근접한 6 시험 사이클 사이에 동일 어드레스의 액세스가 들어가 도 14의 핑퐁·패턴에서는 근접한 4 시험 사이클 사이에 동일 액세스에서의 액세스가 들어가므로, 페일러데이터 압축부(13)에서 압축하는 근접시험 사이클수를 크게 설정할 필요는 없다.
이상 설명한 바와 같이, 페일러데이터 압축부(13)를 설치한 것으로 인한 DRAM 메모리뱅크부를 2 추가할 필요는 없어지고, DRAM 메모리뱅크부의 최소 필요수로도 셀간 간섭시험 패턴에서의 페일러데이터의 격납이 가능하게 되므로, 불량 해석 메모리가 약 2할 대형화하는 것을 막을 수 있다는 이점이 얻어진다.
더우기, 메모리뱅크부의 기억소자로서 DRAM 이외의 일정시간마다 기억유지동작을 필요로 하는 메모리소자를 사용하더라도 좋은 것은 말할 것도 없다.

Claims (5)

  1. 피시험 반도체 메모리를 시험한 결과의 페일러데이터를 격납하는 불량해석 메모리의 메모리부에 일정시간마다 기억유지동작을 필요로 하는 복수의 메모리 소자를 사용하고, 이들 메모리 소자에 페일러데이터를 인터리브 동작에 의하여 배분하여 격납하도록 구성되어 있는 메모리 시험장치에 있어서,
    상기 불량해석 메모리가,
    피시험 반도체 메모리의 시험을 행하는 기준 클록과는 별도로 상기 메모리부의 상기 메모리 소자를 동작시키기 위한 클록을 발생하는 클록 발생부와,
    이 클록 발생부로부터 동작클록이 부여되고, 상기 메모리 소자의 기억유지동작을 위하여 일정시간마다 리프레시·리퀘스트 신호를 발생하는 수단과,
    상기 피시험 반도체 메모리에 부여되는 어드레스 신호와 같은 어드레스 신호가 부여되고, 이 어드레스 신호중에서, 상기 메모리 소자의 로 및 컬럼·어드레스의 구성에 합치하는 로 및 컬럼·어드레스 신호를 취출하는 어드레스 선택부와,
    이 어드레스 선택부에 의하여 선택된 로 및 컬럼·어드레스 신호와 논리비교수단으로부터의 페일러데이터가 입력되고, 이들을 상기 클록발생부로부터 출력되는 클록에 동기한 로 및 컬럼·어드레스 신호와 페일러데이터로 변환하는 동기화 수단과,
    이 동기화수단으로부터 출력되는 로 및 컬럼·어드레스 신호와 페일러데이터중에서 동일의 어드레스로 근접하여 발생한 페일러데이터를 하나의 페일러데이터로 압축하는 페일러데이터 압축수단과,
    이 페일러데이터 압축수단으로부터 출력되는 페일러데이터를 격납하는 상기 복수의 메모리 소자를 제어하고, 페일러데이터를 격납하는 메모리 소자를 결정하는 데이터 분배제어부
    를 구비하는 것을 특징으로 하는 메모리 시험장치.
  2. 제 1 항에 있어서, 상기 페일러데이터 압축수단은,
    페일러가 발생한 로 및 컬럼·어드레스 신호와, 페일러데이터와, 페일러의 발생을 표시하는 페일러·스토어·플래그를 상기 클록발생부로부터의 동작클록에 동기시켜 다음 단의 기억수단에 전달하는 파이프라인구조의 기억수단과,
    이 파이프라인구조의 기억수단의 종단에 격납된 어드레스 신호와 이것보다 전단의 기억수단의 각각에 격납된 어드레스 신호를 비교하는 복수의 어드레스 비교기와,
    각 어드레스 비교기에서 종단의 기억수단에 격납된 어드레스와 동일 어드레스가 검출될 때마다, 동일 어드레스의 페일러데이터의 논리합을 취하는 오어게이트와,
    동일 어드레스가 검출된 단의 기억수단에 격납된 상기 페일러·스토어·플래그가 다음 단으로 전달되는 것을 저지하는 게이트
    로 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
  3. 제 1 항에 있어서, 상기 데이터 분배제어부는,
    페일러데이터와 함께 이송되어 오는 어드레스 신호중의 로·어드레스 신호를 상기 클록발생부가 클록을 출력할 때마다 기억하는 로·어드레스 기억수단과,
    페일러데이터를 격납하는 메모리 소자마다 대응하여 설치되어, 각각의 메모리 소자가 기록동작을 종료할 때마다 출력하는 종료신호에 의하여 대기상태로 제어되는 복수의 플래그 레지스터와,
    이들 복수의 플래그 레지스터의 각각이 대기상태인 것과, 우선순위에 따라, 항상 하나만 이네이블 상태로 제어되는 복수의 게이트와,
    이들 복수의 게이트중의 이네이블 상태로 제어된 게이트를 통하여 상기 클록발생부로부터의 클록이 부여되어, 상기 로·어드레스 신호를 취입하는 로·어드레스 레지스터와,
    이 로·어드레스 레지스터에 취입된 로·어드레스와 상기 로·어드레스 기억수단에 기억된 로·어드레스를 비교하는 복수의 어드레스 비교기와,
    이들 복수의 어드레스 비교기의 일치출력과 상기 페일러데이터 압축수단이 출력하는 페일러·스토어·플래그에 의한 복수의 메모리 소자중 어느 하나에 기록 제어신호를 부여하는 게이트
    로 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
  4. 제 1 항에 있어서, 상기 기억유지동작을 필요로 하는 복수의 메모리 소자에 의하여 구성된 상기 메모리부는,
    페일러가 발생한 어드레스의 로·어드레스를 취입하는 로·어드레스 레지스터와,
    페일러가 발생한 어드레스의 컬럼·어드레스와 페일러데이터를 취입하는 퍼스트인·퍼스트아웃 메모리와,
    상기 데이터 분배제어부가 출력하는 기록 제어신호에 의하여 상기 로·어드레스 레지스터 및 상기 퍼스트인·퍼스트아웃 메모리에 데이터의 취입지령을 부여하는 제어 및 상기 퍼스트인·퍼스트아웃 메모리내의 데이터의 수를 기억하는 카운터의 제어를 행하는 제어부와,
    상기 로·어드레스 레지스터에 취입되는 로·어드레스와, 상기 퍼스트인·퍼스트아웃 메모리에 취입되는 컬럼·어드레스에 의하여 상기 메모리부를 액세스하고, 상기 퍼스트인·퍼스트아웃 메모리에 취입된 페일러데이터를 기록하는 제어를 행하는 컨트롤러
    로 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
  5. 제 1 항에 있어서, 상기 메모리부의 상기 기억유지동작을 필요로 하는 복수의 메모리소자는 DRAM에 의하여 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
KR1019980701014A 1996-08-09 1997-08-11 메모리시험장치 KR100273090B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP21158596A JP3700797B2 (ja) 1996-08-09 1996-08-09 メモリ試験装置
JP96-211585 1996-08-09
PCT/JP1997/002805 WO1998007162A1 (fr) 1996-08-09 1997-08-11 Appareil testeur de memoire

Publications (2)

Publication Number Publication Date
KR19990036346A true KR19990036346A (ko) 1999-05-25
KR100273090B1 KR100273090B1 (ko) 2001-01-15

Family

ID=16608209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980701014A KR100273090B1 (ko) 1996-08-09 1997-08-11 메모리시험장치

Country Status (4)

Country Link
US (1) US6173238B1 (ko)
JP (1) JP3700797B2 (ko)
KR (1) KR100273090B1 (ko)
WO (1) WO1998007162A1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3558252B2 (ja) * 1997-11-10 2004-08-25 株式会社アドバンテスト 半導体メモリ試験装置
GB9805054D0 (en) * 1998-03-11 1998-05-06 Process Intelligence Limited Memory test system with buffer memory
JP3710639B2 (ja) * 1999-02-24 2005-10-26 株式会社東芝 半導体装置
US6442724B1 (en) * 1999-04-02 2002-08-27 Teradyne, Inc. Failure capture apparatus and method for automatic test equipment
DE19922786B4 (de) * 1999-05-18 2006-06-08 Infineon Technologies Ag Halbleiterspeicher mit Testeinrichtung
US6543015B1 (en) * 1999-06-21 2003-04-01 Etron Technology, Inc. Efficient data compression circuit for memory testing
TW473728B (en) * 1999-07-22 2002-01-21 Koninkl Philips Electronics Nv A method for testing a memory array and a memory-based device so testable with a fault response signalizing mode for when finding predetermined correspondence between fault patterns signalizing one such fault pattern only in the form of a compressed resp
US6405150B1 (en) * 1999-08-31 2002-06-11 Unisys Corporation Program storage device containing instructions that are spaced apart by unused bits that end on word boundaries and which generate chip testing bit streams of any length
US6536005B1 (en) * 1999-10-26 2003-03-18 Teradyne, Inc. High-speed failure capture apparatus and method for automatic test equipment
JP2001243795A (ja) 1999-12-24 2001-09-07 Nec Corp 半導体記憶装置
US6732223B1 (en) * 2000-04-03 2004-05-04 Micron Technology, Inc. Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system
US6320812B1 (en) * 2000-09-20 2001-11-20 Agilent Technologies, Inc. Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed
US6851076B1 (en) * 2000-09-28 2005-02-01 Agilent Technologies, Inc. Memory tester has memory sets configurable for use as error catch RAM, Tag RAM's, buffer memories and stimulus log RAM
JP3888631B2 (ja) * 2000-11-02 2007-03-07 株式会社ルネサステクノロジ 半導体メモリおよび半導体メモリの検査方法並びに製造方法
US6434033B1 (en) * 2000-11-30 2002-08-13 Pien Chien DRAM module and method of using SRAM to replace damaged DRAM cell
US6574764B2 (en) * 2001-04-25 2003-06-03 Agilent Technologies, Inc. Algorithmically programmable memory tester with history FIFO's that aid in error analysis and recovery
US7243273B2 (en) * 2002-04-24 2007-07-10 Macroni X International Co., Ltd. Memory testing device and method
KR100479821B1 (ko) * 2002-05-17 2005-03-30 주식회사 하이닉스반도체 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법
US7107501B2 (en) * 2002-05-31 2006-09-12 Infineon Technologies Ag Test device, test system and method for testing a memory circuit
DE10226584C1 (de) * 2002-05-31 2003-11-13 Infineon Technologies Ag Testeinrichtung, Testsystem und Verfahren zum Testen einer Speicherschaltung
US6880117B2 (en) * 2002-06-14 2005-04-12 Macronix International Co., Ltd. Memory device test system and method
JP4098264B2 (ja) 2004-03-16 2008-06-11 株式会社アドバンテスト 試験装置及び試験方法
JP2006214839A (ja) * 2005-02-03 2006-08-17 Fujitsu Ltd メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法
WO2008099502A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置
KR100914236B1 (ko) * 2007-06-28 2009-08-26 삼성전자주식회사 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법.
WO2009047841A1 (ja) 2007-10-09 2009-04-16 Advantest Corporation 試験装置及び試験方法
JP2009181600A (ja) 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置
KR101203412B1 (ko) * 2008-07-28 2012-11-21 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
JP5077265B2 (ja) * 2009-02-26 2012-11-21 横河電機株式会社 記憶装置及び半導体試験装置
TWI425517B (zh) * 2009-04-21 2014-02-01 Etron Technology Inc 一種測試系統及方法
JP7316818B2 (ja) * 2019-03-28 2023-07-28 株式会社アドバンテスト 波形データ取得モジュールおよび試験装置
KR20210051364A (ko) * 2019-10-30 2021-05-10 에스케이하이닉스 주식회사 반도체장치
CN116486894B (zh) * 2023-06-25 2023-11-07 长鑫存储技术有限公司 半导体存储装置的测试方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59211896A (ja) 1983-05-17 1984-11-30 三菱重工業株式会社 検出器応答異常診断装置
JP2766901B2 (ja) 1988-09-02 1998-06-18 株式会社アドバンテスト メモリ試験装置
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
JPH1166841A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
JPH1055694A (ja) 1998-02-24
US6173238B1 (en) 2001-01-09
KR100273090B1 (ko) 2001-01-15
JP3700797B2 (ja) 2005-09-28
WO1998007162A1 (fr) 1998-02-19

Similar Documents

Publication Publication Date Title
KR19990036346A (ko) 메모리시험장치
US6404684B2 (en) Test interface circuit and semiconductor integrated circuit device including the same
US5790559A (en) Semiconductor memory testing apparatus
US5835969A (en) Address test pattern generator for burst transfer operation of a SDRAM
US7237165B2 (en) Method for testing embedded DRAM arrays
EP0218830A2 (en) A memory test apparatus
EP1732082A2 (en) A memory architecture with BIST
US4216533A (en) Pattern generator
EP0437217A2 (en) Memory tester
JP3367848B2 (ja) 半導体デバイスのテスト装置
JPS63140966A (ja) テスト装置
GB2327272A (en) Integrated circuit with means for outputting data from a number of internal data channels via a lower number of ouput contact pads
JP4129187B2 (ja) 半導体メモリ試験装置及び不良解析用アドレス発生方法
US5953272A (en) Data invert jump instruction test for built-in self-test
KR100587264B1 (ko) 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법
US7454559B2 (en) Filtering bit position in a memory
JP3631557B2 (ja) 半導体メモリ試験装置
JP2000011692A (ja) メモリ試験装置
JPH1027497A (ja) メモリ試験装置
JPH1011314A (ja) データトレース装置
JP2907421B2 (ja) 半導体メモリ試験装置
WO2002039458A1 (en) AT-SPEED BUILT-IN SELF TESTING OF MULTI-PORT COMPACT sRAMs
JPH1064297A (ja) メモリ試験装置
JP2915912B2 (ja) 半導体試験装置のパターンシーケンス制御回路
JP3243762B2 (ja) メモリ試験装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee