DE10226584C1 - Testeinrichtung, Testsystem und Verfahren zum Testen einer Speicherschaltung - Google Patents

Abstract

Die Erfindung betrifft eine Testeinrichtung mit einer Schnittstelle zum Anschluß einer zu testenden Speicherschaltung und zum Empfangen von Fehleradressen, mit einem Fehleradressenspeicher zum Speichern der Fehleradressen und mit einer Steuereinheit zum Zuordnen der empfangenen Fehleradressen zu einer zu speichernden Fehleradresse. In dem Fehleradressenspeicher ist eine erste Abfolge von Speicherzellen mit einer ersten Zugriffszeit und eine zweite Abfolge von Speicherzellen mit einer zweiten Zugriffszeit adressierbar. Die zweite Zugriffszeit ist größer als die erste Zugriffszeit. Über die Schnittstelle werden erste Fehleradressen mit einer ersten Datenrate empfangen und zweite Fehleradressen mit einer zweiten Datenrate empfangen. Die zweite Datenrate ist kleiner als die erste Datenrate. Die Steuereinheit ist so ausgeführt, um die ersten Fehleradressen in dem Fehleradressenspeicher gemäß der ersten Abfolge von Speicherzellen zu speichern und die zweiten Fehleradressen in den Fehleradressenspeicher gemäß der zweiten Abfolge von Speicherzellen zu speichern.

Description

Die Erfindung betrifft eine Testeinrichtung zum Testen einer anschließbaren Speicherschaltung sowie ein Verfahren zum Tes­ ten einer Speicherschaltung.

Hochintegrierte Halbleiterspeicherchips, wie beispielsweise DRAMs, können nicht mit ausreichender Ausbeute fehlerfrei hergestellt werden. Die Fehler bestehen in aller Regel darin, daß einige der Speicherzellen überhaupt nicht (Hard-Errors) oder unter bestimmten Bedingungen nicht funktionieren (Soft- Errors). Auf typischen Speicherchips befinden sich deshalb zusätzliche sogenannte redundante Speicherzellen.

In der Produktion wird jede Substratscheibe (Wafer), auf dem sich die Speicherchips befinden, einer Vielzahl von Funktio­ naltests unterzogen, bei denen fehlerhafte Speicherzellen identifiziert werden. Zu diesem Zweck muß die externe Test­ einrichtung die Adressen der fehlerhaften Zellen ermitteln und auf Basis dieser Daten eine Reparaturlösung berechnen. Die Reparaturlösung legt fest, welche defekte Zelle mit wel­ cher redundanten Speicherzelle repariert werden soll.

Testeinrichtungen, die zum Testen von hochintegrierten Halb­ leiterspeicherschaltungen, wie z. B. DRAMs, verwendet werden sollen, verfügen zu diesem Zweck über einen sogenannten Feh­ leradressenspeicher (Bitfailmapspeicher) und einer Datenver­ arbeitungseinrichtung, mit der die Redundanzberechnung durch­ geführt wird.

Um die Testkosten pro Bauelement zu minimieren, werden die Speicherschaltungen in zunehmendem Maße parallel getestet. Zusätzlich sind testunterstützende Schaltungen wie z. B. BIST- Schaltungen Built in Self Test oder Datenkompressionsschal­ tungen vorgesehen, um den Testablauf zu unterstützen.

Beim Einsatz einer BIST-Schaltung erfolgt die Teststeuerung vollständig im Speicherbaustein. Die Reparaturlösung muß auch bei einem Einsatz einer BIST-Schaltung extern berechnet wer­ den. Dabei werden die Fehleradressen an ein externes Gerät übertragen, das die Fehler speichert und eine Reparaturlösung berechnet. Bei hoher Parallelität und großen Speicherdichten, z. B. 512 MBit pro Baustein, stellt diese Übertragung und die Speicherung ein Kapazitätsproblem dar. So sind beispielsweise zum parallelen Test von 128 256 MBit Speicherschaltungen Feh­ leradressenspeicher in der Größe von etwa 2 GByte erforder­ lich. Die exakte Menge hängt von der erreichbaren redundanz­ konformen Kompression ab. Um die Fehleradressen auch bei Testfrequenzen von über 60 MHz in Echtzeit abspeichern zu können, muß dazu ein schneller und daher auch sehr teurer SRAM-Speicher verwendet werden.

Die Verwendung von DRAM-Speicher als Fehleradressenspeicher hat den Nachteil, daß eine größere Menge von DRAM-Speicher erforderlich ist, um die notwendigen Speicherraten bei wahl­ freien Zugriffen zu ermöglichen. Die größere Speichermenge ist erforderlich, weil die Speicherbänke üblicherweise ab­ wechselnd angesprochen werden müssen, um die Totzeiten zu verbergen, die durch Refresh-Zyklen oder Wechsel der Wortlei­ tungsadresse entstehen. Der durch den Einsatz der DRAM-Spei­ cher als Fehleradressenspeicher erhaltene Vorteil, das auf die schnelleren und teureren SRAM-Speicher verzichtet werden kann, wird also dadurch wieder aufgehoben, daß man eine er­ heblich größere Speichermenge bei Verwendung von DRAM-Speich­ ern benötigt. Darüber hinaus können bei Verwendung einer großen Speichermenge im Testsystem Probleme mit der Leis­ tungsaufnahme auftreten.

Aus der Druckschrift US 6 173 238 B1 ist bekannt, einen Fehleradressenspeicher aus DRAM-Speichern aufzubauen. Hierbei wird zur Verkürzung der Zugriffszeit ein Interleave-Verfahren verwendet.

Um den Einsatz von DRAM-Speicher als Fehleradressenspeicher zu ermöglichen, kann alternativ der Test bei geringeren Lese­ frequenzen durchgeführt werden, die beispielsweise durch die Zugriffszeiten des DRAM-Speichers vorgegeben sind. Dadurch wird jedoch die Testzeit verlängert.

Es ist Aufgabe der vorliegenden Erfindung eine Testeinrich­ tung vorzusehen, bei der kostengünstige DRAM-Bausteine oder andere Speicher, die während des Speichervorgangs Totzeiten benötigen können, zum Aufbau eines Fehleradressenspeichers verwendet werden können, ohne erhebliche Einschränkungen in der Testfrequenz hinnehmen zu müssen. Weiterhin ist es Aufga­ be der vorliegenden Erfindung, ein Verfahren vorzusehen, das den Einsatz von DRAM-Speicher oder einem ähnlichen Speicher zum Testen von Speicherbausteinen ermöglicht, ohne die Test­ geschwindigkeit reduzieren zu müssen.

Diese Aufgabe wird durch die Testeinrichtung nach Anspruch 1 das Testsystem nach Anspruch 6 sowie das Verfahren zum Testen einer Speicherschaltung nach Anspruch 7 gelöst. Weitere Aus­ gestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Testeinrichtung vorgesehen, die eine Schnittstelle zum Anschluß einer zu testenden Speicherschaltung und zum Empfan­ gen von Fehleradressen, einen Fehleradressenspeicher zum Speichern der Fehleradressen und eine Steuereinheit zum Zu­ ordnen der empfangenen Fehleradressen zu einer Adresse im Fehleradressenspeicher aufweist. In dem Fehleradressenspei­ cher ist eine erste Abfolge von Speicherzellen mit einer ers­ ten Zugriffszeit adressierbar und eine zweite Abfolge von Speicherzellen mit einer zweiten Zugriffszeit adressierbar. Dabei ist die zweite Zugriffszeit größer als die erste Zugriffszeit. Über die Schnittstelle sind erste Fehleradres­ sen mit einer ersten Datenrate und zweite Fehleradressen mit einer zweiten Datenrate empfangbar. Die zweite Datenrate ist kleiner als die erste Datenrate. Die Steuereinheit ist so ausgeführt, um die ersten Fehleradressen in den Fehleradres­ senspeicher gemäß der ersten Abfolge von Speicherzellen zu speichern und die zweiten Fehleradressen in dem Fehleradres­ senspeicher gemäß der zweiten Abfolge von Speicherzellen zu speichern.

Der vorliegenden Erfindung liegt die Idee zu Grunde, das als Fehleradressenspeicher ein Speicher verwendet werden kann, der im wesentlichen die gleichen Einschränkungen (Refresh- Zyklen, längere Zugriffszeit bei Wechsel der Wortleitung) bei Lese- und Schreibzugriffen aufweist wie der zu testende Spei­ cher. Der Fehleradressenspeicher wird durch die Steuereinheit so angesteuert, dass bei schnell aufeinanderfolgenden in der Testeinrichtung empfangenen Fehleradressen diese Abfolge der Daten so in dem Fehleradressenspeicher gespeichert werden, dass dieser nur eine geringe Zugriffszeit aufweist, bei DRAM- Speicher z. B. entlang der Speicherzellen einer Wortleitung. Ist die Datenrate der empfangenen Fehleradressen geringer, so bestimmt, die Steuereinheit, dass die Fehleradressen in einer Abfolge in dem Fehleradressenspeicher gespeichert werden, die eine größere Zugriffszeit benötigt.

Daraus ergeben sich die wesentlichen Vorteile, daß die Spei­ chermenge in der Testeinrichtung minimiert werden kann, d. h. im wesentlichen kann für die Speichergröße des Fehleradres­ senspeichers die gleiche Größe vorgesehen werden, die der Größe der angeschlossenen zu testenden Speicherschaltungen entspricht.

Ein weiterer Vorteil besteht darin, daß für den Fehleradres­ senspeicher ein kostengünstiger Standardspeicher verwendet werden kann, so daß keine üblicherweise zur Verwendung als Feheradressenspeicher vorgesehene SRAM-Speicherbauelemente verwendet werden müssen.

Beim Testen können hohe Leseraten erreicht werden, die deut­ lich über den Zeiten für wahlfreie Lese- und -Schreibzugriffe in DRAM-Speicherbauelementen liegt.

Weiterhin ist vorteilhaft, daß durch die Verwendung von Stan­ dardspeichermodulen der Fehleradressenspeicher kostengünstig aufgerüstet werden kann.

Beim Testen von DRAM-Speicherschaltungen werden zunächst Da­ ten in die Speichermatrix hineingeschrieben und anschließend Fehleradressen ausgelesen. Die Fehleradressen resultieren aus einem Vergleich zwischen hineingeschriebenen und in der Spei­ chermatrix gespeicherten Daten, wobei die Fehleradressen an­ geben, an welcher Speicherposition ein Unterschied, d. h. ein Fehler, zwischen hineingeschriebenen und ausgelesenen Daten besteht. Üblicherweise wird ein Fehler durch eine logische "1" und eine intakte Speicherzelle durch eine logische "0" dargestellt.

Bedingt durch den Aufbau eines DRAM-Speichers als Speicher­ matrix sind die Zugriffsraten für Adressen entlang einer Wortleitung (einer sogenannten Page) typischerweise um den Faktor 5-20 schneller als für Adressen auf unterschiedlichen Wortleitungen. Während die Zugriffsraten für die Adressen entlang einer Wortleitung typischerweise mit der Frequenz bzw. mit der doppelten Frequenz (bei DDR-Speichern) überein­ stimmen, sind die Zeiten für unterschiedliche Wortleitungen (gleich unterschiedliche X-Adressen) durch die Zeilenzu­ griffszeit (Row-Cycle-Time) (TRC) bestimmt, die für heutige Bausteintypen im Bereich von 7-10 Taktzyklen liegt.

Fehleradressen müssen immer dann gespeichert werden, wenn ein Lesezugriff auf den getesteten Speicher durchgeführt wird. Bei den heutigen Speicherarchitekturen für Fehleradressen­ speicher erfolgt die Einteilung des Speicherraums des Fehler­ adressenspeichers ohne Rücksicht auf den Unterschied von X- und Y-Adressen, d. h. Wortleitungs- und Bitleitungsadressen. Dies führt dazu, daß das gesamte Speichersystem vollständig auf den Fall maximaler Leseraten ausgelegt sein muß, d. h. die Zugriffszeit auf jede Speicherzelle des Fehleradressenspei­ chers muß mindestens der kleinsten Zugriffszeit auf eine Speicherzelle des zu testenden Speicherbausteins entsprechen. Zumindest muß, etwa bei der Verwendung eines Pufferspeichers, die mittlere Zugriffszeit so klein sein, um bei der durch­ schnittlichen Datenrate der Fehleradressen diese ohne Daten­ verlust oder Überlauf des Pufferspeichers speichern zu kön­ nen.

Der hier vorliegenden Erfindung legt nahe, daß die Speicher­ einteilung so durchgeführt wird, daß die Adressen, die im zu testenden Speicher auf einer Wortleitung (Page) liegen, im wesentlichen auch im Fehleradressenspeicher auf einer Wort­ leitung liegen. Treten also beim Lesen auf einer Page maxima­ le Fehleradressraten auf, können diese auch mit hoher Gesch­ windigkeit in dem Fehleradressenspeicher der Testeinrichtung gespeichert werden. Wird im zu testenden Speicher auf unter­ schiedliche X-Adressen, d. h. Wortleitungsadressen, zugegrif­ fen, sind die Raten, mit denen Fehleradressen zu speichern sind, deutlich geringer. Dann kann man auch diese im Fehler­ adressenspeicher auf verschiedene Pages (X-Adressen) speich­ ern. Letztendlich wird diese Zuordnung durch die Steuerein­ heit gesteuert.

Es kann weiterhin vorgesehen sein, daß der Fehleradressen­ speicher so ausgeführt ist, daß die erste Zugriffszeit an die erste Datenrate der Fehleradressen und die zweite Zugriffs­ zeit an die zweite Datenrate der Fehleradressen angepaßt ist, um die ersten und die zweiten Fehleradressen verzögerungsfrei zu speichern.

Vorzugsweise ist ein Datenpuffer vorgesehen, der mit dem Feh­ leradressenspeicher verbunden ist, um die über die Schnitt­ stelle empfangenen Fehleradressen zwischenzuspeichern, bevor diese in den Fehleradressenspeicher geschrieben werden. Auf diese Weise können Verzögerungen beim Schreiben von Daten in den Fehleradressenspeicher, die beispielsweise durch einen Refreshzyklus entstehen können, überbrückt werden.

Es kann weiterhin vorgesehen sein, daß die Steuereinheit ei­ nen Zähler aufweist, der die Anzahl der in einem Abschnitt der Fehleradressen zu schreibenden Fehleradressen zählt, wo­ bei die Steuereinheit so ausgeführt ist, dass die Speicherung möglicher weiterer Fehleradressen in dem selben Abschnitt an­ gehalten wird, wenn der Zähler eine vorbestimmte Anzahl von Fehlern in dem Abschnitt angibt. Treten entlang einer Wort- oder Bitleitung mehr als ein vorgegebene Anzahl von Fehlern auf, wird die gesamte Bitleitung bzw. die gesamte Wortleitung durch eine redundante Bit- bzw. Wortleitung ersetzt. Es spielt dabei keine Rolle, wieviele Fehler daüberhinaus auf dieser Wortleitung auftreten, wenn eine bestimmte Anzahl von Fehlern auf dieser Wortleitung erreicht worden ist. Auf diese Weise kann weitere Zeit zum Beschreiben des Fehleradressen­ speichers eingespart werden, da die Speicherung bei Erreichen der maximalen Fehleranzahl für eine Wort- bzw. Bitleitung an­ gehalten wird. Wird eine bestimmte Anzahl von Fehlern über­ schritten, ab der der Speicherbaustein nicht mehr reparierbar ist, so wird im weiteren Testablauf kein weiteres Schreiben von Fehleradressen in den Fehleradressenspeicher vorgenommen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Testsystem vorgesehen, das eine erfindungsgemäße Testein­ richtung und einen an die Schnittstelle der Testeinrichtung angeschlossene Speicherschaltung aufweist. Die Adressierung an einer ersten Adresse der Speicherschaltung erfolgt mit ei­ ner ersten Zugriffszeit; die Adressierung einer zweiten Ad­ resse der Speicherschaltung mit einer zweiten Zugriffszeit. Die erste Datenrate, mit der die Fehleradressen an die test­ einrichtung übertragen werden, hängt dabei von der ersten Zugriffszeit ab und die zweite Datenrate hängt von der zwei­ ten Zugriffszeit ab.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Testen einer Speicherschaltung vorgesehen, wobei auftretende Fehler als Fehleradressen in einen Fehler­ speicher gespeichert werden. Dabei werden erste Fehleradres­ sen aus einer zu testenden Speicherschaltung gemäß einer ers­ ten Zugriffszeit und zweite Fehleradressen gemäß einer zwei­ ten Zugriffszeit ausgegeben. In dem Fehleradressenspeicher kann eine erste Abfolge von Speicherzellen mit einer dritten Zugriffszeit adressiert werden und eine zweite Abfolge von Speicherzellen mit einer vierten Zugriffszeit. Die zweite Zugriffszeit ist größer als die erste Zugriffszeit und die vierte Zugriffszeit größer als die dritte Zugriffszeit. Die ersten Fehleradressen, die mit einer ersten Zugriffszeit aus­ gelesen werden, werden gemäß der ersten Abfolge von Speicher­ zellen gespeichert und die zweiten Fehleradressen, die mit einer zweiten Zugriffszeit ausgelesen werden, gemäß der zwei­ ten Abfolge von Speicherzellen gespeichert.

Das erfindungsgemäße Verfahren hat den Vorteil, bei Verwen­ dung eines DRAM-Speichers als Fehleradressenspeicher in einer Testeinrichtung die Testfrequenz erhöht werden kann, in dem die unterschiedlichen Zugriffszeiten des Fehleradressenspei­ chers und der zu testenden Speicherschaltung aufeinander ab­ gestimmt werden.

Die Erfindung wird im folgenden anhand der beigefügten Zeich­ nungen näher erläutert. Es zeigen:

Fig. 1 einen Ausschnitt aus einer Speichermatrix einer DRAM- Speicherschaltung;

Fig. 2 ein Blockschaltbild des erfindungsgemäßen Testsystems gemäß einer Ausführungsform der Erfindung.

Typische Speicherbausteine (Standard-DRAMs) haben 16 oder mehr Datenein-/ausgänge und verfügen über vier unabhängig ar­ beitende Bänke. Wird zum Speichertest eine BIST-Schaltung oder zumindest eine chipinterne Datenerzeugung benutzt, kön­ nen so bis zu 64 Daten parallel bearbeitet (gelesen oder ge­ schrieben) werden. Schnellere DRAM-Architekturen wie DDR1 und DDR2 verfügen darüber hinaus über einen Daten-Prefetch von 2 bzw. 4 Bit. Dies bedeutet, daß der Baustein intern mit der doppelten bzw. vierfachen Datenbussbreite arbeitet. Bei einem DDR2-Baustein in X16-Organisation werden so pro internem Zyk­ lus mindestens 64 bit pro Bank parallel geschrieben oder ge­ lesen.

Um die nach außen übertragene Datenmenge zu reduzieren, kön­ nen speicherintern die Adressen der fehlerhaften Zellen zu­ nächst redundant konform komprimiert werden. Redundanzkonform heißt hierbei, daß die Kompression zwar einen Informations­ verlust bewirkt, der jedoch für die anschließende Berechnung der Reparaturlösung keine Bedeutung hat.

Die redundanzkonforme Kompression wird durch das Design des Speicherbausteins vorgegeben. So werden im Speicherfeld, um Signalleitungen zu sparen, nicht einzelne Bits angesteuert, sondern diese z. B. in Gruppen von jeweils 4 Bits gelesen oder geschrieben. Dies wird beispielhaft in der Fig. 1 darge­ stellt. Fig. 1 zeigt schematisch einen Ausschnitt eines typi­ schen DRAM-Speicherzellenfeldes bestehend aus 4 × 4 Ein-Tran­ sistor-Zellen 3. Eine Spaltenauswahlleitung 1 verbindet die Leseverstärker 2 gleichzeitig mit jeweils vier Zellen 3 auf benachbarten Bitleitungen 6 entlang einer Wortleitung 5. Durch die Reparatur mit einer redundanten Spaltenauswahllei­ tung können entsprechend auch nur defekte Gruppen von vier Bitleitungen durch intakte Redundante ersetzt werden. Durch die Kompression der Information auf welcher der 4-Bitleitung ein gegebener Fehler liegt, geht somit keine für die Repara­ tur relevante Information verloren.

Treten entlang einer Spaltenauswahlleitung mehr Fehler auf, als redundante Reihen vorhanden sind, so spricht man von ei­ nem Column-Mustfail. Die bedeutet, die Fehler müssen in jedem Fall durch eine redundante Spaltenauswahlleitung repariert werden. Entsprechend liegt eine Row-Mustfail vor, wenn ent­ lang einer Reihe (Wortleitung) mehr Fehler auftreten als re­ dundante Spalten vorhanden sind. Durch die Anzahl der redun­ danten Elemente in X- und Y-Richtung wird somit ein sogenann­ tes Mustfail-Kriterium definiert. Fehleradressen entlang ei­ ner Reihe oder Spalte jenseits des Mustfail-Kriteriums ent­ halten für die Redundanzkalkulation keine relevanten Informa­ tionen mehr.

Auch nach der redundanzenkonformen Kompression sind die zu übertragenden Datenraten noch erheblich. In der Praxis gibt es unterschiedliche Ansätze, wie die Daten auf den externen Tester übertragen werden können, um dort in einem Fehlerad­ ressenspeicher gespeichert zu werden. Ein Fehleradressenspei­ cher stellt im wesentlichen ein Abbild der zu testenden Spei­ cherschaltung dar, bei der z. B. durch eine logische "1" jede als fehlerhaft erkannte Adresse, d. h. eine Einzelzelle oder ein Zellenbereich, markiert wird. Entsprechend würde, wenn in einem der zu testenden Speicherschaltung zugeordneten Bereich des Fehleradressenspeichers nur logische "0"en gespeichert wären, einem fehlerfreien zu testenden Speicherschaltung ent­ sprechen.

Es spielt für die vorliegende Erfindung keine Rolle, ob die Fehleradressen an den Fehleradressenspeicher komprimiert oder unkomprimiert übertragen werden.

In Fig. 2 ist ein erfindungsgemäßes Testsystem mit einer Testeinrichtung 11 dargestellt. An die Testeinrichtung 11 sind 16 parallel zu testende Speicherbausteine DUT0-DUT15 an­ geschlossen. Die zu testenden Speicherschaltungen DUT0-DUT15 sind über Kommando- und Adressleitungen 12 und über Datenlei­ tungen 13 mit der Testeinrichtung 11 verbunden. Diese stellen eine Schnittstelle zwischen den zu testenden Speicherbaustei­ nen DUT0-DUT15 und der Testeinrichtung 11 dar.

Die Testeinrichtung 11 weist als Schnittstelle eine Ansteuer­ schaltung 14 auf, die mit den Datenleitungen und den Komman­ do- und Adressleitungen 12 verbunden ist. Die Ansteuerschal­ tung 14 hat die Aufgabe, ein Kommunikationsprotokoll zur Kom­ munikation mit den zu testenden Speicherschaltungen einzuhal­ ten und ein adäquates Timing zur Verfügung zu stellen. Die Ansteuerschaltung 14 übermittelt die empfangenen Fehleradres­ sen an eine Pufferschaltung 15.

Die Ansteuerschaltung 14 ist mit einem algorithmischen Pat­ terngenerator (ALPG) 16 verbunden. Der Patterngenerator 16 erzeugt Inputsignale für die Ansteuerschaltung 14 aus Adres­ sen, Kommandos und Daten. Die Ansteuerschaltung 14 überträgt diese Inputsignale über die Datenleitungen 13 und die Komman­ do- und Adressleitungen 12 an die zu testenden Speicherschal­ tungen DUT0-DUT15. Die ausgelesenen Daten werden im Empfangs­ teil der Ansteuerelektronik 14 immer dann mit den erwarteten Lesedaten aus dem algorithmischen Patterngenerator 16 vergli­ chen, wenn ein entsprechender Datastrobe im Timing program­ miert wird. Hierauf basierend wird eine Bewertung durchge­ führt, die Fehleradressen ermittelt und das Resultat an­ schließend in den Pufferspeicher 15 geschrieben.

Das Schreiben der Fehleradressen in den Fehleradressenspei­ cher 18 erfolgt als Update. Da eine Speicherschaltung mehr­ fach mit verschiedenen Testmustern getestet wird, müssen die Fehleradressen zu den bereits zuvor abgespeicherten Fehler­ adressen hinzuaddiert werden. Ein erneutes Beschreiben des Fehleradressenspeichers 18 würde ansonsten zu einem Informa­ tionsverlust bezüglich bereits aufgetretener Fehler führen.

Der Pufferspeicher 15 ist mit einer Steuereinheit 17 verbun­ den, die die Steuerung des Abspeicherns der Fehleradressen in einem daran angeschlossenen Fehleradressenspeicher 18 über­ nimmt.

Die Funktion des Pufferspeichers 15 ist es, die Datenspeiche­ rung im Fehleradressenspeicher 18 zeitlich von der Erzeugung in der Ansteuerschaltung 14 zu entkoppeln. Dies wird notwen­ dig, wenn als Fehleradressenspeicher ein DRAM-basierter Spei­ cher verwendet wird. Der Pufferspeicher 15 ermöglicht eine zeitliche Entkopplung zwischen den empfangenen Daten und dem Speichern der Fehleradressen. Dies ist notwendig, um falls erforderlich, zunächst eine neue Wortleitung, Page, im Feh­ leradressenspeicher zu öffnen, gegebenenfalls einen Refresh im Fehleradressenspeicher zu Ende auszuführen, bevor ein Feh­ leradressenupdate, d. h. ein Überlagern der neuen Fehleradres­ sen auf die bereits gespeicherten Fehleradressen, durchge­ führt werden kann.

Weiterhin kann es notwendig sein, die Taktdomains, d. h. die unterschiedlichen Taktfrequenzen auf den Taktbussen auf der Seite der zu testenden Speicherbausteine DUT0-DUT15 und in der Testeinrichtung, zu entkoppeln. Dies ermöglicht es, bei Bedarf, die Testeinrichtung 11 immer mit der maximalen Fre­ quenz zu betreiben, während die Testmuster auf den zu testen­ den Speicherbausteinen DUT0-DUT15 und damit der Lesevorgang bei einer den Testerfordernissen entsprechenden Frequenz ab­ laufen kann. Aus diesem Grunde ist der algorithmische Pat­ terngenerator mit dem Pufferspeicher 15 verbunden, um die ak­ tuelle Adresse, die in dem algorithmischen Patterngenerator 16 generiert wird, an den Datenpuffer zu übertragen. Dies ist notwendig, da der algorithmische Patterngenerator 16 mit der Testfrequenz der zu testenden Speicherbausteine betrieben werden muß. Im Pufferspeicher 15 können so die Fehleradressen auf der Ansteuerschaltung 14 zu einer Fehleradresse kombi­ niert werden. Die Steuereinheit 17 erhält somit von dem Puf­ ferspeicher 15 lediglich vollständige Fehleradressen, abhän­ gig von der zur Verfügung gestellten Taktfrequenz der Test­ einrichtung 11.

Im folgenden wird angenommen, daß die zu testenden Speicher­ bausteine DUT0-DUT15 einen effektiven Adressraum von 16 M × 4 (z. B. 256 MBit mit 4 : 1 Datenkompression) haben, der inklusive redundanter Elemente getestet werden soll. Der Baustein hat, wie in der nachfolgenden Tabelle dargestellt, neun Y-Adressen und dreizehn X-Adressen. Hinzu kommt jeweils eine weitere Ad­ resse (XR, YR) für die redundanten Spalten und Zeilen (gleich Bitleitungen und Wortleitungen), die zu späterer Reparatur etwaiger Fehler verwendet werden sollen. B0 und B1 sind die Bankadressen. Die 16 parallel getesteten Speicherbausteine haben zusammen 64 Ein-/Ausgänge. Die daraus resultierenden Fehleradressen müssen individuell gespeichert werden.

In der Tabelle ebenfalls dargestellt ist die Adresszuordnung des Fehleradressenspeichers 18. Es wird hier angenommen, daß dieser aus zwei handelsüblichen Two-Bank-DIMM besteht, zwi­ schen dem mit Hilfe des /CS(CS0,CS1) umgeschaltet werden kann. Für die vorliegende Erfindung ist wesentlich, daß die Y-Adressen der zu testenden Bausteine auch auf einer Page in den DIMMS liegen. Wird nun die Speicherschaltung als Teil ei­ nes Funktionaltests gelesen, so werden die Leseadressen nicht nur an den Baustein übertragen, sondern auch an die Steuereinheit 17. Die Steuereinheit 17 ist so ausgeführt, daß die Pages im Fehleradressenspeicher 18 so lange geöffnet bleibt, d. h. die Wortleitung bleibt aktiviert, bis die Steu­ ereinheit 17 vom algorithmischen Patterngenerator 16 eine neue X-Adresse erhält. Erst dann wird die Wortleitung deakti­ viert und dadurch die Page geschlossen. So ist gewährleistet, daß die Fehlerinformation für schnelle Zugriffe entlang einer Page des zu testenden Speicherbausteins DUT0-DUT15 hinreich­ end schnell gespeichert werden kann. Sollte es nicht möglich sein, den Fehleradressenspeicher 18 so aufzusetzen, daß alle Y-Adressen des zu testenden Speicherbausteins auf eine Page gemapped werden können, so ist auch eine Aufteilung auf weni­ ge Pages denkbar. Die dabei zusätzlich notwendige Zeit für das Deaktivieren und das Aktivieren der jeweils nächsten Wortleitung im Fehleradressenspeicher 18 müssen dann über den Datenpuffer 15 abgefangen werden. In diesem Fall muß die Steuereinheit 17 so ausgeführt sein, daß nicht nur die X-Ad­ resse ausgewertet wird, sondern zusätzlich auch die höchstwertigen Y-Adressen.

Tabelle

Adresszuordnung zwischen getestetem Speicher (DUT) und Failbitmap-Speicher (Standard DIMM's)

Da das Schließen und Öffnen der Page eine gewisse Zeit bean­ sprucht, werden in dieser Zeit die einkommenden Fehleradres­ sen im Datenpuffer 15 zwischengespeichert. Mögliche Backlocks können in Zeiten ausgeglichen werden, in denen keine neuen Fehleradressen anfallen, z. B. weil im zu testenden Speicher­ bauelement eine Page geschlossen wird oder ein Schreibzugriff erfolgt.

Bei DRAMs wird in periodischen zeitlichen Abständen ein Refresh-Zyklus benötigt. Dies schränkt seine Verwendung in Systemen stark ein, bei denen die Daten in Echtzeit gespei­ chert werden müssen. Das Problem wird im vorliegenden Fall für den Einsatz in einer Testereinrichtung 11 gelöst, indem die Steuereinheit 17 lesefreie Zeiten zum Refresh benutzt, die in jedem Speichertest vorkommen. Diese lesefreien Zeiten treten beispielsweise dann auf, wenn das zu testende Bauele­ ment beschrieben wird, wenn Betriebsparameter geändert werden oder wenn ein Refresh-Zyklus durchlaufen wird. Mit Hilfe des Pufferspeichers ist es auch möglich, innerhalb einer Lesese­ quenz, während der Fehleradressen aus den zu testenden Bau­ elementen DUT0-DUT15 ausgelesen werden, Refresh-Zugriffe durchzuführen.

Um auch bei kritischen Testmustern (z. B. bei langen Lesese­ quenzen) einen Überlauf des Datenpuffers 15 zu vermeiden, wird man die Testfrequenz so wählen, daß sie kleiner ist als die Frequenz mit der die Steuereinheit 17 den Fehleradressen­ speicher 18 betreibt. Die verschiedenen Taktsysteme lassen sich hierbei über den Datenpuffer 15 entkoppeln. Die entste­ henden Timingrestriktionen sind bei diesem Ansatz deutlich geringer als bei einem System mit willkürlicher Adresszuord­ nung.

Üblicherweise werden die zu testenden Speicherbausteine DUT0-­ DUT15 mehrfach nacheinander beschrieben und ausgelesen, wobei die Fehleradressen akkumuliert werden, d. h. die empfangenen Fehleradressen werden zu den bereits ausgewerteten Fehlerad­ ressen hinzuaddiert, so daß bereits erkannte Fehler im Feh­ leradressenspeicher 18 gespeichert bleiben. Eine weitere Ef­ fizienzsteigerung bei diesem sogenannten Update des Fehlerad­ ressenspeichers erreicht man bei der Ausnutzung des oben be­ schriebenen Mustfail-Kriteriums. Bei einem Teil der Testab­ läufe werden die Adressen so durchlaufen, daß zuerst auf alle X-Adressen zugegriffen wird, bevor in einer äußeren Schleife die Y-Adresse weitergezählt wird (Fast-X). Wenn zunächst auf alle Y-Adressen zugegriffen wird, bevor in einer äußeren Schleife die X-Adresse weitergezählt wird, spricht man von einem Fast-Y-Pattern.

Wird der zu testende Speicherbaustein wie beschrieben mit den Fast-X- oder Fast-Y-Testmustern beschrieben und anschließend ausgelesen, so kann die Steuereinheit 17 so ausgelegt werden, daß die Anzahl der Fehler entlang einer Spalte (Fast-X) oder Reihe (Fast-Y) mitgezählt werden und keine weiteren Fehlerad­ ressen-Updates, d. h. hinzuaddieren der Fehleradressen zu den bereits empfangenen Fehleradressen, für das zu testende Spei­ cherbauelement durchführt, bei dem die Anzahl der Fehler das Mustfail-Kriterium überschritten hat.

Um die hier beschriebene Reduzierung der Fehleradressen-Upda­ tes realisieren zu können, ist eine Teststeuereinrichtung 19 vorgesehen, die mit dem algorithmischen Patterngenerator 16 der Steuereinheit 17 und einem programmierbaren Register 20 verbunden ist. In dem programmierbaren Register 20 wird der Steuereinheit 17 das Mustfail-Kriterium zur Verfügung ge­ stellt. Das Register 20 ist programmierbar, damit für jeden Test individuell z. B. in Abhängigkeit des Adressschemas (Fast-X- oder Fast-Y-Testmuster) ein geeignetes Mustfail-Kri­ terium definiert werden kann. Das Mustfail-Kriterium stellt eine Anzahl von aufgetretenen Fehlern dar, ab der die Steuer­ einheit 17 ein weiteres Schreiben entlang der Fast-X- bzw. Fast-Y-Adressen verhindert.

Bei dem hier beschriebenen Vorgehen ist zu beachten, daß für die parallel getesteten Speicherbausteine DUT0-DUT15 Fehler auf unterschiedlichen Adressen auftreten können. Schlimmsten­ falls müssen pro Reihe (Wortleitung) oder Spalten (Bitleitun­ gen) also n × m Fehleradressen-Updates durchgeführt werden (n entspricht der Anzahl der zu testenden Speicherbauelemente, also im gewählten Beispiel 16 und m gleich der gemäß Mustfail-Kriterium entsprechenden Anzahl von aufgetretenen Fehlern).

In Abwandlung des vorliegenden Beispiels könnte auch eine BIST-Schaltung (Built in Self Test) in den zu testenden Spei­ cherbauelementen zur Erzeugung der Testmusterdaten verwendet werden. In diesem Fall gibt es zwei Möglichkeiten, die zum Aufbau der Fehleradressen notwendigen Adressinformation für die Steuereinheit 17 verfügbar zu machen. Entweder wird in der Testeinrichtung 11, insbesondere in dem algorithmischen Patterngenerator 16, ein sogenanntes Schattenpattern erzeugt, das lediglich den Zweck hat der Steuereinheit 17 die Adressen zur Verfügung zu stellen, oder es muß für die Übermittlung der Fehleradressen vom zu testenden Speicherbauelement DUT0-­ DUT15 ein Format oder Protokoll gewählt werden, das auch die Adressinformation umfaßt.

Das hier vorgeschlagene Erfindungskonzept läßt sich auch auf andere Speichertypen anwenden, die im wesentlichen matrixför­ mig aufgebaut sind und architekturbedingt deutliche unter­ schiedliche Zugriffszeit entsprechend der Art ihrer Adressie­ rung aufweisen.

Bezugszeichenliste

1

Spaltenauswahlleitung

2

Leseverstärker

3

Speicherzellen

5

Wortleitung

6

Bitleitung

11

Testeinrichtung

12

Kommando- und Adressleitungen

13

Datenleitungen

14

Ansteuerschaltung

15

Pufferspeicher

16

algorithmischer Patterngenerator

17

Steuereinheit

18

Fehleradressenspeicher

19

Teststeuereinrichtung

20

Register
DUT0-DUT15 zu testende Speicherbausteine

Claims (7)

1. Testeinrichtung mit einer Schnittstelle zum Anschluß ei­ ner zu testenden Speicherschaltung (DUT0-DUT15) und zum Empfangen von Fehleradressen, mit einem Fehleradressenspei­ cher (18) zum Speichern der. Fehleradressen und mit einer Steuereinheit (17) zum Zuordnen und Speichern der empfangenen Fehleradressen an einer Adresse des Fehleradressenspeichers (18),
wobei in dem Fehleradressenspeicher (18) eine erste Abfolge von Speicherzellen mit einer ersten Zugriffszeit adressierbar sind und eine zweite Abfolge von Speicherzellen mit einer zweiten Zugriffszeit adressierbar sind,
wobei die zweite Zugriffszeit größer ist als die erste Zugriffszeit,
wobei über die Schnittstelle erste Fehleradressen mit einer ersten Datenrate empfangbar sind und zweite Fehleradressen mit einer zweiten Datenrate empfangbar sind, wobei die zweite Datenrate kleiner ist als die erste Datenrate,
wobei die Steuereinheit (17) so ausgeführt ist, um die ersten Fehleradressen in dem Fehleradressenspeicher (18) gemäß der ersten Abfolge von Speicherzellen zu speichern und die zwei­ ten Fehleradressen in dem Fehleradressenspeicher (18) gemäß der zweiten Abfolge von Speicherzellen zu speichern.

2. Testeinrichtung nach Anspruch 1, wobei der Fehleradressenspeicher so ausgeführt ist, dass die erste Zugriffszeit an die erste Datenrate der Fehleradressen und die zweite Zugriffszeit an die zweite Datenrate der Fehlerad­ ressen angepasst ist, um die ersten und die zweiten Fehlerad­ ressen verzögerungsfrei zu speichern.

3. Testeinrichtung nach einem der Ansprüche 1 oder 2, wobei ein Datenpuffer (15) vorgesehen ist, der mit dem Fehleradres­ senspeicher (18) verbunden ist, um die über die Schnittstelle empfangenen Fehleradressen zwischenzuspeichern.

4. Testeinrichtung nach einem der Ansprüche 1 bis 3, wobei die Steuereinrichtung einen Zähler aufweist, der die Anzahl der in einem Abschnitt der Fehleradressen angezeigten Fehler akkumuliert, wobei die Steuereinheit so ausgeführt ist, um die Speicherung der Fehleradressen für die in dem Abschnitt nachfolgenden Fehleradressen in den Fehleradressenspeicher anzuhalten, wenn der Zähler eine vorbestimmte Anzahl von Feh­ lern in dem Abschnitt angibt.

5. Testeinrichtung nach einem der Ansprüche 1 bis 4, wobei die Speicherzellen gemäß der ersten Abfolge entlang einer Zeilenleitung und/oder die Speicherzellen gemäß der zweiten Abfolge entlang einer Spaltenleitung angeordnet sind.

6. Testsystem zum Testen einer Speicherschaltung, insbesondere einer DRAM-Speicherschaltung, mit einer Testein­ richtung nach einem der Ansprüche 1 bis 5 und mit der an die Schnittstelle der Testeinrichtung angeschlossenen Speicher­ schaltung, wobei die Adressierung einer ersten Adresse der Speicherschaltung mit einer ersten Zugriffszeit und die Ad­ ressierung einer zweiten Adresse der Speicherschaltung mit einer zweiten Zugriffszeit erfolgt, wobei die erste Datenrate von der ersten Zugriffszeit abhängt und die zweite Datenrate von der zweiten Zugriffszeit abhängt.

7. Verfahren zum Testen einer Speicherschaltung, wobei auf­ tretende Fehler als Fehleradressen in einem Fehleradressen­ speicher gespeichert werden, wobei erste Fehleradressen aus einer zu testenden Speicherschaltung mit einer ersten Zugriffszeit und zweite Fehleradressen mit einer zweiten Zugriffszeit ausgegeben werden, wobei in dem Fehleradressen­ speicher eine erste Abfolge von Speicherzellen mit einer dritten Zugriffszeit adressiert werden können und eine zweite Abfolge von Speicherzellen mit einer vierten Zugriffszeit ad­ ressiert werden können,
wobei die zweite Zugriffszeit größer ist als die erste Zugriffszeit,
wobei die vierte Zugriffszeit größer ist als die dritte Zugriffszeit,
wobei erste Fehleradressen, die mit einer ersten Zugriffszeit ausgelesen werden, gemäß der ersten Abfolge von Speicherzel­ len gespeichert werden und zweite Fehleradressen, die mit ei­ ner zweiten Zugriffszeit ausgelesen werden, gemäß der zweiten Abfolge von Speicherzellen gespeichert werden.