KR101203412B1 - 시험 장치 및 시험 방법 - Google Patents

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Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스의 시험을 실행하는 시험 실행부와, 복수의 뱅크에의 액세스를 다중화하는 인터리브 기술이 적용되는 메모리이며, 시험 실행부에 의한 시험 결과를 격납하는 페일 메모리와, 인터리브 기술이 적용되지 않는 메모리 또는 인터리브 기술이 적용되는 페일 메모리보다 적은 뱅크 수의 메모리이며, 페일 메모리에 격납된 시험 결과가 전송되어 격납되는 버퍼 메모리와, 버퍼 메모리보다 랜덤 액세스 시간이 짧고, 버퍼 메모리에 격납된 시험 결과의 적어도 일부가 전송되어 격납되는 캐시 메모리와, 캐시 메모리에 격납된 시험 결과를 해석하는 해석부를 포함하는 시험 장치를 제공한다.

Description

시험 장치 및 시험 방법{TESTING DEVICE, AND TESTING METHOD}
본 발명은, 시험 장치 및 시험 방법에 관한 것이다.
DRAM 등의 피시험 디바이스의 시험에, 반도체 시험 장치로 대표되는 시험 장치가 이용되고 있다. 예를 들면, 특허 문헌 1에는, 반도체 메모리 IC의 메모리 리페어에 이용되는 반도체 메모리 시험 장치가 개시되어 있다. 특허 문헌 1에 기재된 반도체 메모리 시험 장치는, 시험이 실행되고 있는 동안은, 시험 결과를 어드레스·페일·메모리에 격납한다. 시험이 종료되면, 상기 시험 결과를 페일·버퍼·메모리에 전송하여, 불량 해석을 실행한다. 상기 시험 결과의 전송이 종료되면, 다음의 시험을 개시한다(특허 문헌 1). 동일한 기술은, 특허 문헌 2 및 특허 문헌 3에도 개시된다.
일본특허공개 평11-213695호 공보 일본특허공개 2005-267673호 공보 일본특허공개 2004-348892호 공보
그렇지만, 피시험 디바이스의 대용량화에 수반해, 페일 데이터의 전송 시간이 길어져, 시험의 처리율에 영향을 준다. 또한, 시험의 코스트는, 피시험 디바이스의 제조 코스트에 차지하는 비율이 커서, 시험의 처리율을 한층 더 향상시키는 것이 바람직하다.
여기에서 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치 및 시험 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적 인 예를 규정한다.
본 발명의 제1 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스의 시험을 실행하는 시험 실행부와, 복수의 뱅크에의 액세스를 다중화하는 인터리브 기술이 적용되는 메모리이며, 시험 실행부에 의한 시험 결과를 격납하는 페일 메모리와, 인터리브 기술이 적용되지 않는 메모리 또는 인터리브 기술이 적용되는 페일 메모리보다 적은 뱅크 수의 메모리이며, 페일 메모리에 격납된 시험 결과가 전송되어 격납되는 버퍼 메모리와, 버퍼 메모리보다 랜덤 액세스 시간이 짧고, 버퍼 메모리에 격납된 시험 결과의 적어도 일부가 전송되어 격납되는 캐시 메모리와, 캐시 메모리에 격납된 시험 결과를 해석하는 해석부를 포함하는 시험 장치가 제공된다.
또한, 본 발명의 제2 형태에 의하면, 피시험 디바이스에 시험 데이터를 입력하는 데이터 입력 단계와, 피시험 디바이스로부터의 출력에 기초하여 피시험 디바이스를 시험하는 동시에 시험 결과를 페일 메모리에 격납하는 시험 격납 단계와, 페일 메모리에 격납된 시험 결과를 버퍼 메모리에 전송하는 전송 단계와, 버퍼 메모리에 격납된 시험 결과를 해석하는 해석 단계를 순서대로 반복하는 피시험 디바이스의 시험 방법에 있어서, 데이터 입력 단계 및 시험 격납 단계가 종료한 단계에서 다음의 시험 사이클을 개시하는 동시에, 다음의 시험 사이클의 데이터 입력 단계 및 시험 격납 단계와, 전송 단계 및 해석 단계를 다중화하는 시험 방법이 제공된다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1은 본 발명의 일 실시 형태에 관한 시험 장치(100)의 구성의 일례를 개략적으로 도시한다.
도 2는 피시험 디바이스(10)의 구성의 일례를 개략적으로 도시한다.
도 3은 시험 장치(100)의 시험 방법의 일례를 개략적으로 도시한다.
도 4는 시험 장치(100)의 시험 방법의 일례를 개략적으로 도시한다.
도 5는 시험 장치(100)의 타임 차트의 일례를 개략적으로 도시한다.
도 6은 본 발명의 다른 실시 형태에 관한 시험 장치(600)의 구성의 일례를 개략적으로 도시한다.
도 7은 시험 장치(600)의 타임 차트의 일례를 개략적으로 도시한다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것이 아니고, 또 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다. 또한, 도면의 기재에서, 동일 또는 유사한 부분에는 동일한 도면 부호를 부여하고, 중복되는 설명을 생략하는 경우가 있다.
도 1은, 본 발명의 일 실시 형태에 관한 시험 장치(100)의 구성의 일례를 개략적으로 도시한다. 시험 장치(100)는, 피시험 디바이스(10)를 시험한다. 시험 장치(100)는, 피시험 디바이스(10)의 시험을 실행하여 얻어진 시험 결과를 해석하는 것으로, 피시험 디바이스(10)의 불량 구제 해석을 실시하여도 된다. 시험 장치(100)는, 메모리 리페어 시험부(110)와, 메모리 리페어 해석부(120)와, 시험용 연산 처리기(132)와, 해석용 연산 처리기(134)를 구비한다.
메모리 리페어 시험부(110)는, 피시험 디바이스(10)에 인가 신호를 기입한 후, 피시험 디바이스(10)의 출력 신호를 읽어들여, 피시험 디바이스(10)의 시험 결과를 취득한다. 메모리 리페어 시험부(110)는, 시험 실행부(140)와, 페일 메모리(152)와, 버퍼 메모리(154)와, 선택부(156)와, 에러 플래그부(158)를 가진다.
시험 실행부(140)는, 피시험 디바이스(10)의 시험을 실행한다. 시험 실행부(140)는, 패턴 발생부(142)와, 타이밍 발생부(144)와, 파형 정형부(146)와, 논리 비교부(148)를 포함한다.
패턴 발생부(142)는, 패턴 신호를 생성하여, 파형 정형부(146)에 공급한다. 패턴 신호는, 피시험 디바이스(10)에 인가하는 데이터 패턴을 규정한다. 패턴 발생부(142)는, 타이밍 세트를 생성하여, 타이밍 발생부(144)에 공급한다. 타이밍 세트는, 패턴 신호의 타이밍 엣지를 규정한다. 패턴 발생부(142)는, 기대값 신호를 생성하여, 논리 비교부(148)에 공급한다. 기대값 신호는, 패턴 신호 및 타이밍 세트에 따라, 피시험 디바이스가 출력해야 할 패턴을 규정한다. 패턴 발생부(142)는, 제1 제어 신호를 생성하여, 선택부(156)에 공급한다. 제1 제어 신호는, 페일 메모리(152)에의 시험 결과의 격납을 제어한다. 제1 제어 신호는, 시험 결과를 격납해야 할 어드레스를 규정하는 신호이어도 된다.
타이밍 발생부(144)는, 기준 클록을 생성한다. 타이밍 발생부(144)는, 생성한 기준 클록 및 패턴 발생부(142)로부터 공급된 타이밍 세트에 따른 타이밍 신호를 생성하여, 파형 정형부(146)에 공급하여도 된다. 파형 정형부(146)는, 패턴 발생부(142)로부터 공급된 패턴 신호와 타이밍 발생부(144)로부터 공급된 타이밍 신호를, 피시험 디바이스(10)의 시험에 적절한 파형으로 정형한다. 파형 정형부(146)는, 정형한 파형을 피시험 디바이스(10)에 인가한다.
논리 비교부(148)는, 피시험 디바이스(10)가 인가 신호에 따라 출력한 출력 신호를 읽어들인다. 논리 비교부(148)는, 읽어들인 출력 신호와 패턴 발생부(142)로부터 공급된 기대값 신호를 비교한다. 논리 비교부(148)는, 출력 신호와 기대값 신호가 일치하지 않는 경우에, 페일 데이터를 출력하여, 페일 메모리(152)에 공급한다. 페일 데이터는, 시험 결과의 일례이어도 된다.
페일 메모리(152)는, 시험 실행부(140)에 의한 시험 결과를 격납한다. 페일 메모리(152)는, 시험 결과를, 패턴 발생부(142)가 생성한 각종 신호에 대응시켜 격납하여도 된다. 본 실시 형태에서, 페일 메모리(152)는, 논리 비교부(148)로부터 공급된 페일 데이터를, 선택부(156)로부터 공급된 어드레스 신호가 나타내는 어드레스에 격납한다. 페일 메모리(152)는, 복수의 뱅크에의 액세스를 다중화하는 인터리브 기술이 적용되는 메모리이어도 된다.
버퍼 메모리(154)는, 페일 메모리(152)에 격납된 시험 결과가 전송된다. 버퍼 메모리(154)는, 전송된 시험 결과를 격납한다. 버퍼 메모리(154)는, 인터리브 기술이 적용되지 않는 메모리이어도 된다. 이 때, 버퍼 메모리(154)는, 페일 메모리(152)로부터 시험 결과가 버스트 전송되어도 된다. 버퍼 메모리(154)는, 인터리브 기술이 적용되는 페일 메모리(152)보다 적은 뱅크 수의 메모리이어도 된다. 이상의 구성에 의해, 인터리브 기술이 적용되는 메모리를 사용했을 경우와 비교하여, 버퍼 메모리의 회로 규모를 작게 할 수 있다.
선택부(156)는, 패턴 발생부(142)로부터 공급된 제1 제어 신호 또는 해석부(164)로부터 공급된 제2 제어 신호의 어느 하나를, 어드레스 신호로서 선택한다. 선택부(156)는, 선택한 어드레스 신호를 페일 메모리(152)에 공급한다. 제2 제어 신호는, 페일 메모리(152)로부터 버퍼 메모리(154)에의 시험 결과의 전송을 제어한다. 제2 제어 신호는, 페일 데이터를 페일 메모리(152)로부터 버퍼 메모리(154)에 전송할 때에, 전송하는 페일 데이터의 어드레스를 규정하는 신호이어도 된다.
본 실시 형태에서, 선택부(156)는, 메모리 리페어 해석부(120)로부터 공급된 비지 신호에 의해 제어된다. 비지 신호는, 페일 메모리(152)로부터 버퍼 메모리(154)에 시험 결과가 전송되고 있는 것을 나타낸다. 즉, 선택부(156)에 비지 신호가 공급되고 있는 경우에는, 선택부(156)는, 어드레스 신호로서 제2 제어 신호를 선택한다. 한편, 선택부(156)에 비지 신호가 공급되고 있지 않은 경우에는, 선택부(156)는, 어드레스 신호로서 제1 제어 신호를 선택한다.
에러 플래그부(158)는, 페일 메모리(152)로부터 버퍼 메모리(154)에 시험 결과가 전송되고 있는 동안에, 페일 메모리(152)로부터 버퍼 메모리(154)에 새로운 시험 결과가 송신되었을 경우에, 에러 플래그를 생성하여, 에러 플래그를 격납한다. 에러 플래그는, 새로운 시험 결과가 송신된 취지의 데이터의 일례이어도 된다. 예를 들면, 페일 메모리(152)로부터 에러 플래그부(158)에 페일 데이터가 공급되는 한편, 메모리 리페어 해석부(120)로부터 에러 플래그부(158)에 비지 신호가 공급되었을 경우에, 에러 플래그부(158)는, 에러 플래그를 생성하여도 된다.
에러 플래그부(158)는, 페일 메모리(152)로부터 버퍼 메모리(154)에의 시험 결과의 전송 중에, 논리 비교부(148)로부터 페일 메모리(152)에 새로운 시험 결과가 공급되었을 경우, 상기 새로운 시험 결과를 격납하여도 된다. 본 실시 형태에서는, 에러 플래그부(158)가 에러 플래그를 생성하는 경우에 대해 설명했지만, 에러 플래그의 생성 방법은, 이 경우에 한정되지 않는다. 예를 들면, 논리 비교부(148)가 에러 플래그를 생성하여, 에러 플래그부(158)에 공급하여도 된다.
에러 플래그부(158)에 격납된 데이터는, 시험 종료 후에, 시험용 연산 처리기(132) 또는 해석용 연산 처리기(134)로부터 독출되어도 된다. 또는, 인터럽트 신호로서 시험용 연산 처리기(132)에 공급되어도 된다. 에러 플래그가 공급된 시험용 연산 처리기(132)는, 시험을 정지하여도 된다.
메모리 리페어 해석부(120)는, 시험 결과를 해석하여, 피시험 디바이스(10)의 불량 구제 해석(Memory Repair Analisys. 이하, MRA라 하는 경우가 있다)을 실행한다. 메모리 리페어 해석부(120)의 기능은, 일부가 하드웨어에 의해 실현되고, 다른 일부가 소프트웨어에 의해 실현되어도 된다. 이에 의해, 불량 구제 해석을 하드웨어 및 소프트웨어를 이용하여 실행할 수 있다. 그 결과, 불량 구제 해석의 일부가 소프트웨어에 의해 실행되고 있는 동안, 하드웨어는, 다음의 시험 결과의 불량 구제 해석을 실행할 수 있다.
메모리 리페어 해석부(120)는, 캐시 메모리(162)와 해석부(164)를 가져도 된다. 캐시 메모리(162)는, 버퍼 메모리에 격납된 시험 결과의 적어도 일부가 전송된다. 캐시 메모리(162)는, 전송된 시험 결과를 격납한다. 캐시 메모리(162)는, 버퍼 메모리(154)보다 랜덤 액세스 시간이 짧은 메모리를 이용하여도 된다. 캐시 메모리(162)로서는, SDRAM을 예시할 수 있다. 이에 의해, 버퍼 메모리(154)로서 랜덤 액세스 시간이 긴 메모리를 이용하고 있는 경우이어도, 고속으로 해석 처리할 수 있다.
해석부(164)는, 캐시 메모리(162)에 격납된 시험 결과를 해석한다. 본 실시 형태에서, 해석부(164)의 기능은, 하드웨어에 의해 실현되지만, 이에 한정되지 않는다. 해석부(164)의 기능은, 소프트웨어에 의해 실현되어도 된다.
시험용 연산 처리기(132)는, 테스터·버스(136)를 통해 메모리 리페어 시험부(110)를 제어한다. 해석용 연산 처리기(134)는, 메모리 리페어 해석부(120)를 제어한다. 해석용 연산 처리기(134)는, 전용의 버스(138)을 통해, 메모리 리페어 해석부(120)를 제어하여도 된다. 또한, 해석용 연산 처리기(134)는, 소프트웨어에 의해, 해석 처리의 일부를 실행하여도 된다.
도 2는, 피시험 디바이스(10)의 구성의 일례를 개략적으로 도시한다. 피시험 디바이스(10)는, DRAM 등의 메모리 디바이스이어도 된다. 도 2에 도시된 바와 같이, 본 실시 형태에서, 피시험 디바이스(10)는, 메모리 블록(200)을 가진다. 피시험 디바이스(10)는, 복수의 메모리 블록(200)을 가져도 된다. 메모리 블록(200)은, 메모리 셀 어레이(210)와, 잉여부(222)와, 잉여부(224)를 포함하여도 된다.
메모리 셀 어레이(210)는, 복수의 메모리 셀(212)을 가진다. 메모리 셀(212)의 일부는, 불량 메모리 셀(214)이어도 된다. 불량 메모리 셀(214)은, 시험 실행부(140)에 의한 시험에 의해 검출된다. 불량 메모리 셀(214)은, 시험 실행부(140)에 의한 시험을 패스하지 않은 피시험 디바이스(10)의 불량부의 일례이어도 된다.
잉여부(222) 및 잉여부(224)는, 각각, 복수의 잉여 메모리 셀(226)을 가진다. 잉여부(222)는, 복수의 로우 리페어 라인(232)을 가져도 된다. 로우 리페어 라인(232)은, 메모리 셀 어레이(210)의 행 방향(도면 중, 좌우 방향)으로 나열된 잉여 메모리 셀(226)에 의해 형성된다. 로우 리페어 라인(232)은, 메모리 셀 어레이(210)의 로우 라인과 같은 수의 메모리 셀을 가져도 된다. 잉여부(224)는, 복수의 컬럼 리페어 라인(234)를 가져도 된다. 컬럼 리페어 라인(234)은, 메모리 셀 어레이(210)의 열 방향(도면 중, 상하 방향)으로 나열된 잉여 메모리 셀(226)에 의해 형성된다. 컬럼 리페어 라인(234)은, 메모리 셀 어레이(210)의 컬럼 라인과 같은 수의 메모리 셀을 가져도 된다. 로우 리페어 라인(232) 또는 컬럼 리페어 라인(234)은, 각각, 잉여 열 또는 잉여 행의 일례이어도 된다.
피시험 디바이스(10)는, 방대한 수의 메모리 셀(212)을 가지므로, 많은 경우, 피시험 디바이스(10)는, 불량 메모리 셀(214)을 가진다. 피시험 디바이스(10)가, 불량 메모리 셀(214)을 가지는 경우이어도, 불량 메모리 셀(214)과 잉여 메모리 셀(226)을 치환할 수 있으면, 해당 피시험 디바이스(10)를 구제할 수 있다. 해당 치환은, 메모리 리페어라 불린다.
메모리 리페어는, 어드레스 코드의 전환에 의해 실시하여도 된다. 예를 들면, 메모리 셀 어레이(210)의 컬럼 라인 가운데, 불량 메모리 셀(214)을 포함한 불량 행에의 액세스를 금지하고, 대신에 컬럼 리페어 라인(234)에 액세스하도록, 어드레스 코드를 전환하여도 된다. 불량 메모리 셀(214)을 포함한 불량 열의 메모리 리페어도, 불량행의 메모리 리페어와 마찬가지로 실시할 수 있다. 어드레스 코드의 전환은, 예를 들면, 퓨즈 블로우법 또는 레이저 리페어법에 의해 실시할 수 있다.
잉여 메모리 셀(226), 로우 리페어 라인(232) 및 컬럼 리페어 라인(234)의 수는 한정되어 있으므로, 효율적으로, 불량 메모리 셀(214)를 치환하지 않으면, 불량 메모리 셀(214)을 가지는 피시험 디바이스(10)를 구제할 수 없다. 치환 방법은, 불량 구제 해석에 의해 결정된다. 해석부(164)는, 메모리 셀 어레이(210)에 포함되는 불량부를 잉여부(222) 또는 잉여부(224)으로 치환하는 리페어 방법을 결정하여도 된다.
도 3은, 시험 장치(100)의 시험 방법의 일례를 개략적으로 도시한다. 시험 장치(100)는, 이하의 순서에 의해, 불량 구제 해석을 실행한다. S302에서, 메모리 리페어 시험부(110)는, 피시험 디바이스(10)의 시험을 실행하여, 시험 결과를 취득한다. S304에서, 메모리 리페어 시험부(110)는, 얻은 시험 결과를 페일 메모리(152)에 격납한다. S306에서, 메모리 리페어 시험부(110)는, 시험 결과를 페일 메모리(152)로부터 버퍼 메모리(154)에 전송한다.
다음으로, S308에서, 메모리 리페어 해석부(120)는, 시험 결과를 해석한다. 본 실시 형태에서, 시험 결과의 해석은, 예를 들면, 이하의 순서로 실행된다. 우선, 메모리 리페어 해석부(120)는, 버퍼 메모리(154)에 전송한 페일 데이터의 적어도 일부를 독출하여, 캐시 메모리(162)에 전송한다. 해석부(164)는, 캐시 메모리(162)에 격납된 페일 데이터를 독출하면서, 컬럼 라인별 불량 메모리 셀 수, 로우 라인별 불량 메모리 셀 수, 및 메모리 블록에 포함되는 불량 메모리 셀 수를 카운트한다.
해석부(164)는, 상기의 각종 카운트값, 로우 리페어 라인(232)의 수 및 컬럼 리페어 라인(234)의 수에 기초하여, 메모리 셀 어레이에 포함되는 로우 라인 가운데, 로우 리페어 라인(232)과 치환하여야 하는 로우 라인을 구한다. 마찬가지로, 메모리 셀 어레이에 포함되는 컬럼 라인 가운데, 컬럼 리페어 라인(234)과 치환하여야 하는 컬럼 라인을 구한다. 다음으로, 해석부(164)는, 상기의 로우 라인 및 컬럼 라인의 치환에서는 구제되지 않는 불량 메모리 셀(214)의 어드레스를 취득한다.
해석용 연산 처리기(134)는, 상기의 각종 카운트값 및 상기 불량 메모리 셀(214)의 어드레스에 기초하여, 소프트웨어에 의해, 불량 메모리 셀(214)을 포함한 불량 행 또는 불량 열을, 최적인 로우 리페어 라인(232) 또는 컬럼 리페어 라인(234)으로 치환하는 방법을 결정한다. 또한, 본 실시 형태에서는, 해석용 연산 처리기(134)가 최적인 치환 방법을 결정했지만, 이에 한정되지 않는다. 예를 들면, 해석부(164)가, 최적인 치환 방법을 결정하여도 된다.
다음으로, S310에서, 피시험 디바이스(10)의 양부가 판정된다. 피시험 디바이스(10)의 양부는, 모든 불량 메모리 셀(214)이 구제되었는지 여부에 의해 판정된다. 불량 구제 해석에 의해도, 불량 메모리 셀(214)의 일부를 구제할 수 없었던 경우에는(도 3의 S312), 피시험 디바이스(10)는 불량품으로 판정되어, 시험은 종료한다. 한편, 불량 구제 해석에 의해, 모든 불량 메모리 셀(214)을 구제할 수 있는 경우에는(도 3의 S314), 피시험 디바이스(10)는 양품으로 판정되어 S316으로 진행된다.
S316에서, 시험을 종료하는지 여부가 판정된다. 예를 들면, 모든 시험 조건에 대해, 시험이 실행되었는지 여부가 판정된다. 즉, MRA에서는, 여러 가지 시험 조건을 설정하여, 피시험 디바이스의 시험을 실행한다. 상기 시험 조건은, 시험이 반복되는 것에 따라, 엄격한 조건이 설정되어도 된다. 그리고, 모든 시험 조건에 대해 시험이 실행될 때까지(도 3의 S318), S302 내지 S316의 공정이, 순서대로 반복된다. 한편, S316에서, 모든 시험 조건에 대해 시험이 실행되었다고 판정되었을 경우에는(도 3의 S320), 시험 장치(100)에 의한 시험은 종료한다.
시험 장치(100)에 의한 시험이 종료한 후, 불량 구제 해석의 결과에 기초하여, 어드레스 코드를 전환하여도 된다. 또한, 어드레스 코드를 전환한 후, 재차, 피시험 디바이스(10)의 시험을 실행하여도 된다.
도 4는, 시험 장치(100)의 시험 방법의 일례를 개략적으로 도시한다. 도 4는, 도 3의 S302에서의 시험의 순서의 일례를 개략적으로 도시한다. 우선, S402에서, 시험 조건이 설정된다. 시험 조건으로서는, 전압, 기입 패턴 등을 예시할 수 있다. 그리고, S404에서, 피시험 디바이스(10)에 시험 데이터를 입력한다. 시험 데이터의 입력은, 파형 정형부(146)가, 피시험 디바이스(10)에 인가 신호를 기입하는 것으로 실행할 수 있다. 다음으로, S406에서, 논리 비교부(148)가, 피시험 디바이스(10)의 출력 신호를 읽어들인다. S408에서, 논리 비교부(148)가, 읽어들인 출력 신호와 패턴 발생부(142)로부터 공급된 기대값 신호를 비교한다. S410에서, 논리 비교부(148)가, 출력 신호와 기대값 신호가 일치하지 않는 경우에, 페일 데이터를 출력하여, 페일 메모리(152)에 공급한다. 이에 의해, S302에서의 시험은 종료한다.
도 5는, 시험 장치(100)의 타임 차트의 일례를 개략적으로 도시한다. 도 5에서는, 시험 조건을 바꾸어, 시험(501), 시험(502) 및 시험(503)을 실행하는 경우를 예로 하여, 시험 장치(100)의 불량 구제 해석 시컨스를 설명한다. 도 5의 세로축은, 시험 장치(100)의 시험 공정의 일례를 나타낸다. 또한, 도 5의 가로축은, 시간의 경과를 나타낸다. 본 도면에서 도시된 바와 같이, 시험은, 조건 설정 단계(도 4의 S402), 데이터 입력 단계(도 4의 S404), 시험 격납 단계(도 3의 S304), 전송 단계(도 3의 S306), 해석 단계(도 3의 S308)의 순서로 실행된다. 그리고, 시험 조건이 변경되어, 상기 공정이 순서대로 반복된다.
도 5에서, 공정(511)은, 시험(501)의 조건 설정 단계를 나타낸다. 공정(512)은, 시험(501)의 데이터 입력 단계를 나타낸다. 공정(513)은, 시험(501)의 시험 격납 단계를 나타낸다. 공정(514)은, 시험(501)의 전송 단계를 나타낸다. 공정(515)은, 시험(501)의 해석 단계를 나타낸다. 마찬가지로, 공정(521), 공정(522), 공정(523), 공정(524), 공정(525)은, 각각, 시험(502)의 조건 설정 단계, 데이터 입력 단계, 시험 격납 단계, 전송 단계, 해석 단계를 나타낸다. 공정(531), 공정(532), 공정(533), 공정(534), 공정(535)은, 각각, 시험(503)의 조건 설정 단계, 데이터 입력 단계, 시험 격납 단계, 전송 단계, 해석 단계를 나타낸다.
도 5에 도시된 바와 같이, 본 실시 형태에서는, 시험(501)의 시험 격납 단계가 종료하면, 시험(501)의 전송 단계가 개시되는 것과 동시에, 시험(502)의 조건 설정 단계가 개시된다. 즉, 데이터 입력 단계 및 시험 격납 단계가 종료한 단계에서, 다음의 시험 사이클이 개시되는 것과 동시에, 다음의 시험 사이클의 데이터 입력 단계 및 시험 격납 단계와 현재의 시험 사이클의 전송 단계 및 해석 단계가 다중화된다. 이에 의해, 조건 설정 단계 및 데이터 입력 단계에서는, 논리 비교부(148)로부터 페일 메모리(152)에 페일 데이터가 공급되지 않는 것을 이용하여, 시험의 처리율을 향상시킬 수 있다. 이 때, 시험(502)의 데이터 입력 단계가 종료하기 전에, 시험(501)의 전송 단계가 종료하는 것이 바람직하다.
즉, 페일 메모리(152)는, 논리 비교부(148)로부터 공급되는 페일 데이터의 읽기와 버퍼 메모리(154)에의 페일 데이터의 읽기를 동시에 실행할 수 없다. 여기에서, 데이터 입력 단계와 전송 단계에서, 처리하는 데이터는 동일하고, 전송 단계는, 데이터 입력 단계와 비교하여 단시간에 처리가 종료된다. 또한, 피시험 디바이스의 대용량화에 수반하여, 페일 데이터의 전송 시간이 길어졌다고 해도, 시험의 처리율에 영향을 주지 않는다. 여기에서, 상기 구성을 채용하는 것으로, 전송 단계에서의, 시험 실행부(140)의 대기 시간을 저감할 수 있다. 이에 의해, 시험의 처리율을 향상시킬 수 있다.
또한, 페일 메모리(152)로부터 버퍼 메모리(154)에, 시험 결과를 버스트 전송하는 것으로, 전송 단계에서의 처리 시간을 보다 단축할 수 있다. 이에 의해, 전송 단계의 처리 시간을, 보다 확실히, 데이터 입력 단계의 처리 시간보다 짧게 할 수 있다. 또한, 페일 메모리에 인터리브 기술이 적용되는 메모리를 이용하므로, 시험 격납 단계에서의 처리 시간도 단축할 수 있다.
이상의 기재로부터, 피시험 디바이스에 시험 데이터를 입력하는 데이터 입력 단계, 피시험 디바이스로부터의 출력에 기초하여 피시험 디바이스를 시험하는 동시에 시험 결과를 페일 메모리에 격납하는 시험 격납 단계, 페일 메모리에 격납된 시험 결과를 버퍼 메모리에 전송하는 전송 단계, 및 버퍼 메모리에 격납된 시험 결과를 해석하는 해석 단계를 순서대로 반복하는 피시험 디바이스의 시험 방법이 개시된다. 상기 시험 방법에서는, 데이터 입력 단계 및 시험 격납 단계가 종료한 단계에서, 다음의 시험 사이클이 개시되는 것과 동시에, 다음의 시험 사이클의 데이터 입력 단계 및 시험 격납 단계와, 전송 단계 및 해석 단계가, 다중화된다.
도 6은, 본 발명의 다른 실시 형태에 관한 시험 장치(600)의 구성의 일례를 개략적으로 도시한다. 시험 장치(600)는, 패턴 발생부(142) 대신에 패턴 발생부(642)를 구비한다. 또한, 선택부(156) 대신에 선택부(656)를 구비한다. 더하여, 메모리 리페어 해석부(120) 대신에 메모리 리페어 해석부(620)를 구비한다. 상기 상이점을 제외하고는, 시험 장치(600)는, 시험 장치(100)와 같은 구성을 구비한다.
패턴 발생부(642)는, 스위칭 신호를 생성하여 선택부(656)에 공급하는 점에서, 패턴 발생부(142)와 상이하다. 상기 상이점을 제외하고는, 패턴 발생부(642)는, 패턴 발생부(142)와 같은 구성을 구비한다. 스위칭 신호는, 선택부(656)가, 어드레스 신호로서 제1 제어 신호와 제2 제어 신호의 어느 것을 선택해야 하는지를 규정한다.
스위칭 신호는, 선택부(656)가 어드레스 신호로서 제1 제어 신호를 선택해야 할 것을 규정하여도 된다. 이 때, 패턴 발생부(642)는, 데이터 입력 단계가 종료하기 직전에, 스위칭 신호를 생성하여, 선택부(656)에 공급하여도 된다. 스위칭 신호는, 선택부(656)가, 어드레스 신호로서 제2 제어 신호를 선택해야 할 것을 규정하여도 된다. 이 때, 패턴 발생부(642)는, 전송 단계가 개시되기 직전에, 스위칭 신호를 생성하여, 선택부(656)에 공급하여도 된다.
선택부(656)는, 패턴 발생부(642)로부터 공급된 스위칭 신호에 의해 제어되는 점에서, 선택부(156)와 상이하다. 상기 상이점을 제외하고는, 선택부(656)는, 선택부(156)와 같은 구성을 구비한다. 선택부(656)는, 스위칭 신호가 공급되었을 경우에, 어드레스 신호로서 제1 제어 신호를 선택하여도 된다. 선택부(656)는, 조건 설정 단계에서 초기화되어 어드레스 신호로서 제2 제어 신호를 선택하여도 된다.
메모리 리페어 해석부(620)는, 비지 신호를 선택부(656)에 공급하지 않는 점에서, 메모리 리페어 해석부(120)와 상이하다. 상기 상이점을 제외하고는, 메모리 리페어 해석부(620)는, 메모리 리페어 해석부(120)와 같은 구성을 구비한다.
도 7은, 시험 장치(600)의 타임 차트의 일례를 개략적으로 도시한다. 도 7에서는, 시험 조건을 바꾸어, 시험(501), 시험(502) 및 시험(503)을 실행하는 경우를 예로 하여, 시험 장치(600)의 불량 구제 해석 시컨스를 설명한다. 시험 장치(600)의 불량 구제 해석 시컨스는, 스위칭 신호의 타임 차트를 가지는 점에서, 시험 장치(100)의 불량 구제 해석 시컨스와 상이하다. 상기 상이점을 제외하고는, 시험 장치(600)의 불량 구제 해석 시컨스는, 시험 장치(100)의 불량 구제 해석 시컨스와 같은 타임 차트를 가진다. 도 7에 도시된 바와 같이, 공정(512)의 마지막에, 스위칭 신호(701)가 생성된다. 마찬가지로, 공정(522) 및 공정(532)의 마지막에, 스위칭 신호(702) 및 스위칭 신호(703)가 각각 생성된다.
도 7에 도시된 바와 같이, 본 실시 형태에서는, 선택부(656)는, 공정(511)에서 초기화된다. 이에 의해, 선택부(656)는, 어드레스 신호로서 제2 제어 신호를 선택한다. 패턴 발생부(642)는, 공정(512)이 종료하기 직전에, 스위칭 신호(701)를 생성하여, 선택부(656)에 공급한다. 이에 의해, 선택부(656)는, 어드레스 신호로서 제1 제어 신호를 선택한다. 본 실시 형태에서는, 공정(514)과 공정(521)이 다중화되고 있다. 공정(521)에서, 선택부(656)가 초기화되므로, 공정(514)에서, 선택부(656)는, 어드레스 신호로서 제2 제어 신호를 선택한다. 이에 의해, 선택부(656)는, 제1 제어 신호와 제2 제어 신호를 스위칭할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
상기 설명으로부터 분명한 바와 같이, 상기의 시험 장치에 의하면, 시험의 처리율의 향상을 도모할 수 있다.
10 피시험 디바이스 100 시험 장치
110 메모리 리페어 시험부 120 메모리 리페어 해석부
132 시험용 연산 처리기 134 해석용 연산 처리기
136 테스터·버스 138 버스
140 시험 실행부 142 패턴 발생부
144 타이밍 발생부 146 파형 정형부
148 논리 비교부 152 페일 메모리
154 버퍼 메모리 156 선택부
158 에러 플래그부 162 캐시 메모리
164 해석부 200 메모리 블록
210 메모리 셀 어레이 212 메모리 셀
214 불량 메모리 셀 222 잉여부
224 잉여부 226 잉여 메모리 셀
232 로우 리페어 라인 234 컬럼 리페어 라인
600 시험 장치 620 메모리 리페어 해석부
642 패턴 발생부 656 선택부

Claims (9)

  1. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피시험 디바이스의 시험을 실행하는 시험 실행부;
    복수의 뱅크에의 액세스를 다중화하는 인터리브 기술이 적용되는 메모리이며, 상기 시험 실행부에 의한 시험 결과를 격납하는 페일 메모리;
    상기 인터리브 기술이 적용되지 않는 메모리 또는 상기 인터리브 기술이 적용되는 상기 페일 메모리보다 적은 뱅크 수의 메모리이며, 상기 페일 메모리에 격납된 상기 시험 결과가 전송되어 격납되는 버퍼 메모리;
    상기 버퍼 메모리보다 랜덤 액세스 시간이 짧고, 상기 버퍼 메모리에 격납된 상기 시험 결과의 적어도 일부가 전송되어 격납되는 캐시 메모리; 및
    상기 캐시 메모리에 격납된 상기 시험 결과를 해석하는 해석부
    를 포함하는,
    상기 페일 메모리로부터 상기 버퍼 메모리의 시험 결과의 전송과, 상기 피시험 디바이스의 시험 데이터의 입력은 적어도 일부에서 병행하여 실행되는,
    시험 장치.
  2. 제1항에 있어서,
    상기 피시험 디바이스는, 잉여부를 포함하며,
    상기 해석부는, 상기 시험 실행부에 의한 시험을 패스하지 않았던 상기 피시험 디바이스의 불량부를 상기 잉여부로 치환하는 리페어 방법을 결정하는,
    시험 장치.
  3. 제2항에 있어서,
    상기 버퍼 메모리는, 상기 페일 메모리로부터 상기 시험 결과가 버스트 전송되는,
    시험 장치.
  4. 제3항에 있어서,
    상기 시험 실행부는, 상기 페일 메모리에의 상기 시험 결과의 격납을 제어하는 제1 제어 신호를 생성하고,
    상기 해석부는, 상기 페일 메모리로부터 상기 버퍼 메모리에의 상기 시험 결과의 전송을 제어하는 제2 제어 신호를 생성하고,
    상기 제1 제어 신호 또는 상기 제2 제어 신호의 어느 하나를 선택하는 선택부를 더 포함하고,
    상기 선택부는, 상기 페일 메모리로부터 상기 버퍼 메모리에 상기 시험 결과가 전송되고 있는 것을 나타내는 비지 신호에 의해 제어되는,
    시험 장치.
  5. 제3항에 있어서,
    상기 시험 실행부는, 상기 페일 메모리에의 상기 시험 결과의 격납을 제어하는 제1 제어 신호를 생성하고,
    상기 해석부는, 상기 페일 메모리로부터 상기 버퍼 메모리에의 상기 시험 결과의 전송을 제어하는 제2 제어 신호를 생성하고,
    상기 제1 제어 신호 또는 상기 제2 제어 신호의 어느 하나를 선택하는 선택부를 더 포함하고,
    상기 선택부는, 시험 실행부로부터의 스위칭 신호에 의해 제어되는,
    시험 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 페일 메모리로부터 상기 버퍼 메모리에 상기 시험 결과가 전송되고 있는 동안에, 상기 시험 실행부가 상기 페일 메모리에 새로운 시험 결과를 송신했을 경우에, 상기 새로운 시험 결과가 송신된 취지의 데이터를 격납하는 에러 플래그부를 더 포함하는,
    시험 장치.
  7. 제6항에 있어서,
    상기 피시험 디바이스는, 메모리 디바이스이며,
    상기 해석부는, 불량 메모리 셀을 포함한 불량 행 또는 불량 열을 최적인 잉여 행 또는 잉여 열로 치환하는 방법을 결정하는,
    시험 장치.
  8. 피시험 디바이스에 시험 데이터를 입력하는 데이터 입력 단계;
    상기 피시험 디바이스로부터의 출력에 기초하여 상기 피시험 디바이스를 시험하는 동시에 시험 결과를 페일 메모리에 격납하는 시험 격납 단계;
    상기 페일 메모리에 격납된 시험 결과를 버퍼 메모리에 전송하는 전송 단계; 및
    상기 버퍼 메모리에 격납된 상기 시험 결과를 해석하는 해석 단계
    를 순서대로 반복하는 피시험 디바이스의 시험 방법에 있어서,
    상기 데이터 입력 단계 및 상기 시험 격납 단계가 종료한 단계에서 다음의 시험 사이클을 개시하는 동시에, 다음의 시험 사이클의 데이터 입력 단계 및 시험 격납 단계와, 상기 전송 단계 및 상기 해석 단계를 다중화하고,
    상기 페일 메모리로부터 상기 버퍼 메모리의 시험 결과의 전송과, 상기 피시험 디바이스의 시험 데이터의 입력은 적어도 일부에서 병행하여 실행되는,
    시험 방법.
  9. 제8항에 있어서,
    상기 다음의 시험 사이클의 데이터 입력 단계가 종료하기 전에, 상기 전송 단계를 종료하는,
    시험 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5235202B2 (ja) * 2010-04-19 2013-07-10 株式会社アドバンテスト 試験装置および試験方法
US9484116B1 (en) * 2015-08-17 2016-11-01 Advantest Corporation Test system
US11360840B2 (en) * 2020-01-20 2022-06-14 Samsung Electronics Co., Ltd. Method and apparatus for performing redundancy analysis of a semiconductor device
KR102670596B1 (ko) * 2022-07-04 2024-05-31 주식회사 와이씨 반도체 테스트를 위한 버퍼 메모리의 어드레스 구성 방법, 그리고 이를 구현하기 위한 반도체 테스트 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132696A (ja) * 2001-10-22 2003-05-09 Advantest Corp 半導体試験装置
JP2007257684A (ja) * 2006-03-20 2007-10-04 Yokogawa Electric Corp メモリ試験装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987627A (en) * 1992-05-13 1999-11-16 Rawlings, Iii; Joseph H. Methods and apparatus for high-speed mass storage access in a computer system
TW338106B (en) * 1996-03-29 1998-08-11 Adoban Test Kk Semiconductor memory testing apparatus
JPH09269358A (ja) * 1996-03-29 1997-10-14 Advantest Corp 半導体メモリ試験装置
JP3700797B2 (ja) * 1996-08-09 2005-09-28 株式会社アドバンテスト メモリ試験装置
JPH10269799A (ja) 1997-03-19 1998-10-09 Advantest Corp 半導体メモリ試験装置
JPH11213695A (ja) 1998-01-21 1999-08-06 Advantest Corp 半導体メモリ試験装置
JPH11238395A (ja) 1998-02-20 1999-08-31 Advantest Corp メモリ試験装置
US6536005B1 (en) * 1999-10-26 2003-03-18 Teradyne, Inc. High-speed failure capture apparatus and method for automatic test equipment
WO2002093583A1 (fr) * 2001-05-16 2002-11-21 Advantest Corporation Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts
JP4119789B2 (ja) 2003-05-23 2008-07-16 横河電機株式会社 メモリ試験装置及びメモリ試験方法
JP4098264B2 (ja) * 2004-03-16 2008-06-11 株式会社アドバンテスト 試験装置及び試験方法
JP2007157264A (ja) * 2005-12-06 2007-06-21 Yokogawa Electric Corp メモリ試験装置
JP4900680B2 (ja) 2006-08-31 2012-03-21 横河電機株式会社 半導体メモリ試験装置
JP5003941B2 (ja) * 2007-02-05 2012-08-22 横河電機株式会社 Ｉｃ試験装置およびｉｃ試験方法
JP4939427B2 (ja) * 2007-03-23 2012-05-23 株式会社アドバンテスト 試験装置及び電子デバイス

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132696A (ja) * 2001-10-22 2003-05-09 Advantest Corp 半導体試験装置
JP2007257684A (ja) * 2006-03-20 2007-10-04 Yokogawa Electric Corp メモリ試験装置

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Publication number Publication date
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WO2010013306A1 (ja) 2010-02-04
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