JP2007157264A - メモリ試験装置 - Google Patents

Abstract

【課題】複数のフェイルメモリを設け、試験時間の短縮を図るメモリ試験装置を実現することを目的にする。
【解決手段】本装置は、被試験メモリの出力のパス、フェイルを判定する判定部と、この判定部のフェイルデータを交互に格納する２つのフェイルメモリと、これらのフェイルメモリごとに設けられるバッファメモリと、これらのバッファメモリからの前回までのフェイルデータとフェイルメモリからの最新のフェイルデータとを、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに転送する転送部と、バッファメモリのフェイルデータによりリダンダンシ演算を行うリダンダンシ演算部とを備えたことを特徴とする装置である。
【選択図】図１

Description

本発明は、被試験メモリを試験するメモリ試験装置に関し、複数のフェイルメモリを設け、試験時間の短縮を図るメモリ試験装置に関するものである。

メモリ試験装置は、被試験メモリに試験パターンを与え、被試験メモリからの出力と期待値パターンとを比較し、被試験メモリの良否の判定を行っている。このような装置は、例えば特許文献１等に記載されている。このような装置を、図３を用いて以下に説明する。

特開２００３−７５５０９号公報

図３において、ＤＵＴ１は被試験メモリである。判定部２は、ＤＵＴ１からの出力を入力し、ＤＵＴ１の出力と期待値パターンとを比較し、パス、フェイルを判定する。フェイルメモリ（以下ＦＭ）３は、判定部２の判定結果（フェイルデータ）を格納する。コピー部４は、ＦＭ３のフェイルデータを読み出す。バッファメモリ（以下ＢＭ）５は、コピー部４からのフェイルデータを格納する。リダンダンシ演算部６は、ＢＭ５のフェイルデータにより欠陥救済可能かどうかのリダンダンシ演算を行う。

このような装置の動作を、図４を用いて説明する。図４は図３に示す装置の動作を説明する図で、（ａ）はＦＭ３の使用状態、（ｂ）はＢＭ５の使用状態を示す。

図示しないパターン発生部からＤＵＴ１に試験パターンが与えられる。そして、判定部２が、ＤＵＴ１の出力とパターン発生部からの期待値パターンとを比較し、判定結果をＦＭ３に格納する。そして、１つの試験が終了すると、コピー部４が、ＦＭ３のフェイルデータをＢＭ５にコピー（転送）する。そして、再び、パターン発生部からＤＵＴ１に試験パターンが与えられる。そして、判定部２が、ＤＵＴ１の出力とパターン発生部からの期待値パターンとを比較し、判定結果をＦＭ３に格納する。このとき、リダンダンシ演算部６がＢＭ５のフェイルデータを用いてリダンダンシ演算を行う。そして、次の試験が終了すると、コピー部４が、ＦＭ３のフェイルデータをＢＭ５にコピーする。このような動作を繰り返す。

このような装置では、ＦＭ３のフェイルデータをＢＭ５に転送して、リダンダンシ演算中もＤＵＴ１の試験が行われるようにしている。しかし、ＦＭ３からＢＭ５への転送時間が必要なので、複数の試験を行うと、転送時間により、試験時間がかかってしまう。そこで、ＦＭ３を複数設け、転送時間をなくすことが考えられるが、フェイルデータはその場限りのデータだけでなく、蓄積されたフェイルデータが必要なため、複数のＦＭにフェイルデータを格納することができず、試験時間の短縮を図ることができなかった。

そこで、本発明の目的は、複数のフェイルメモリを設け、試験時間の短縮を図るメモリ試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験メモリを試験するメモリ試験装置において、
前記被試験メモリの出力と期待値パターンと比較し、パス、フェイルを判定する判定部と、
この判定部のフェイルデータを交互に格納する少なくとも２つのフェイルメモリと、
これらのフェイルメモリごとに設けられるバッファメモリと、
これらのバッファメモリからの前回までのフェイルデータと前記フェイルメモリからの最新のフェイルデータとを、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに転送する転送部と、
前記バッファメモリのフェイルデータによりリダンダンシ演算を行うリダンダンシ演算部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
転送部は、バッファメモリの前回までのフェイルデータとフェイルメモリの最新のフェイルデータとの論理和を行い、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに出力する論理和回路を有することを特徴とするものである。

本発明によれば、転送部が、フェイルメモリの最新のフェイルデータとバッファメモリから前回のフェイルデータとを、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに格納するので、フェイルメモリのフェイルデータの蓄積を行うことができので、少なくとも２つのフェイルメモリを設け、試験時間の短縮を図ることができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。

図１において、判定部２０は、判定部２の代わりに設けられ、ＤＵＴ１の出力と期待値パターンとを比較し、パス、フェイルを判定する。ＦＭ３１，３２は、ＦＭ３の代わりに設けられ、判定部２０のフェイルデータを交互に格納する。つまり、ＦＭ３１に奇数回目の試験結果を格納し、ＦＭ３２に偶数回目の試験結果を格納する。コピー部４０、ＯＲゲート４１，４２は転送部で、コピー部４の代わりに設けられる。コピー部４０は、フェイルメモリ３１，３２のフェイルデータを転送する。ＯＲゲート４１，４２は論理和回路で、それぞれ一方の入力端にコピー部４０からＦＭ３１，３２のフェイルデータが入力される。バッファメモリ５１，５２は、コピー部４０の制御信号により読み書きを行い、それぞれＯＲゲート４２，４１の他方の入力端にフェイルデータを出力し、それぞれＯＲゲート４１，４２の出力端のフェイルデータを書き込む。リダンダンシ演算部６０は、ＢＭ５１，５２のフェイルデータによりリダンダンシ演算を行う。

このような装置の動作を、図２を用いて説明する。図２は図１に示す装置の動作を説明する図で、（ａ）はＦＭ３１の使用状態、（ｂ）はＢＭ５１の使用状態、（ｃ）はＦＭ３２の使用状態、（ｄ）はＢＭ５２の使用状態である。

図示しないパターン発生部からＤＵＴ１に試験パターンが与えられる。そして、判定部２０が、ＤＵＴ１の出力とパターン発生部からの期待値パターンとを比較し、判定結果（フェイルデータ）をＦＭ３１に格納する。

そして、１つの試験が終了すると、コピー部４０は、ＢＭ５１に書き込みの制御信号、ＢＭ５２に読み出しの制御信号を出力する。また、コピー部４０が、ＦＭ３１のフェイルデータをＯＲゲート４１に出力する。ＯＲゲート４１は、ＦＭ３１のフェイルデータとＢＭ５２からのフェイルデータとの論理和をＢＭ５１に出力し、ＢＭ５１が格納する。このＢＭ５１を用いて、リダンダンシ演算部６０がリダンダンシ演算を行う。

このとき、次の試験も開始され、パターン発生部からＤＵＴ１に試験パターンが与えられる。そして、判定部２が、ＤＵＴ１の出力とパターン発生部からの期待値パターンとを比較し、判定結果をＦＭ３２に格納する。

そして、コピー部４０は、ＢＭ５１に読み出しの制御信号、ＢＭ５２に書き込みの制御信号を出力する。また、コピー部４０が、ＦＭ３２のフェイルデータをＯＲゲート４２に出力する。ＯＲゲート４２は、ＦＭ３２のフェイルデータとＢＭ５１からのフェイルデータとの論理和をＢＭ５２に出力し、ＢＭ５２が格納する。このＢＭ５２を用いて、リダンダンシ演算部６０がリダンダンシ演算を行う。

このとき、次の試験が開始され、パターン発生部からＤＵＴ１に試験パターンが与えられる。そして、判定部２０が、ＤＵＴ１の出力とパターン発生部からの期待値パターンとを比較し、判定結果をＦＭ３１に格納する。このような動作を繰り返す。

このように、コピー部４０が、ＦＭ３１，３２の最新のフェイルデータをＯＲゲート４１，４２に出力し、ＢＭ５２，５１から前回のフェイルデータを読み出し、ＯＲゲート４１，４２に出力し、ＯＲゲート４１，４２で論理和を行い、ＢＭ５１，５２に格納するので、奇数回、偶数回の試験を合わせて、フェイルデータの蓄積を行うことができので、フェイルメモリ３１，３２を設け、試験時間の短縮を図ることができる。

なお、本発明はこれに限定されるものではなく、リダンダンシ演算部６０は、ＢＭ５１，５２の両方のリダンダンシ演算を行う構成を示したが、ＢＭ５１，５２ごとにリダンダンシ演算部を設ける構成でもよい。

また、コピー部４０は、ＦＭ３１，３２のフェイルデータを取り込み、ＯＲゲート４１，４２に出力する構成を示したが、ＦＭ３１，３２から直接ＯＲゲート４１，４２に出力する構成にしてもよい。

また、ＯＲゲート４１，４２の出力端をＢＭ５１，５２に接続する構成を示したが、２つのマルチプレクサを設け、一方のマルチプレクサが、コピー部４０からＦＭ３１のフェイルデータとＯＲゲート４１の出力とのどちらかを選択し、ＢＭ５１に出力し、他方のマルチプレクサが、コピー部４０からＦＭ３２のフェイルデータとＯＲゲート４２の出力とのどちらかを選択し、ＢＭ５２に出力する。マルチプレクサが、コピー部４０の出力を選択し、コピー部４０からのフェイルデータを直接ＢＭ５１，５２に出力することにより、ＦＭ３１，３２を１つのＦＭとして扱うと共に、ＢＭ５１，５２を１つのＢＭとして扱うことにより、大きなフェイルデータ量を扱うことができる。

本発明の一実施例を示した構成図である。 図１に示す装置の動作を説明する図である。 従来のメモリ試験装置の構成を示した図である。 図３に示す装置の動作を説明する図である。

符号の説明

１ ＤＵＴ
２０ 判定部
３１，３２ ＦＭ
４０ コピー部
４１，４２ ＯＲゲート
５１，５２ ＢＭ
６０ リダンダンシ演算部

Claims (2)

1. 被試験メモリを試験するメモリ試験装置において、
   前記被試験メモリの出力と期待値パターンと比較し、パス、フェイルを判定する判定部と、
   この判定部のフェイルデータを交互に格納する少なくとも２つのフェイルメモリと、
   これらのフェイルメモリごとに設けられるバッファメモリと、
   これらのバッファメモリからの前回までのフェイルデータと前記フェイルメモリからの最新のフェイルデータとを、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに転送する転送部と、
   前記バッファメモリのフェイルデータによりリダンダンシ演算を行うリダンダンシ演算部と
   を備えたことを特徴とするメモリ試験装置。
2. 転送部は、バッファメモリの前回までのフェイルデータとフェイルメモリの最新のフェイルデータとの論理和を行い、最新のフェイルデータを格納するフェイルメモリに対応するバッファメモリに出力する論理和回路を有することを特徴とする請求項１記載のメモリ試験装置。
   

Images