JP2008192227A - Ic試験装置およびic試験方法 - Google Patents
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Abstract
【解決手段】複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ61、バッファメモリ62、リダンダンシCPU60を有する複数のリダンダンシユニット60を備え、テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバス55を介して複数のリダンダンシユニット60それぞれのフェイルメモリ61に格納し、リダンダンシCPU63はフェイルメモリ61からバッファメモリ62へとローカルバス66を介してフェイルデータをコピーし、リダンダンシCPU63はバッファメモリ62に格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とする。
【選択図】 図1
Description
55 …メインバス
56 …テスタバス
60 …RDU
61 …フェイルメモリ
62 …バッファメモリ
63 …RDC
64 …FPGA
65 …バスブリッジ
66 …ローカルバス
Claims (4)
- 複数の被試験デバイスに対してセルのテストを行うテスタユニットと、
フェイルメモリ、バッファメモリ、リダンダンシCPUを有する複数のリダンダンシユニットを備え、
前記テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して前記複数のリダンダンシユニットそれぞれの前記フェイルメモリに格納し、
前記リダンダンシCPUは前記フェイルメモリから前記バッファメモリへとローカルバスを介してフェイルデータをコピーし、
前記リダンダンシCPUは前記バッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とするIC試験装置。 - 前記複数のリダンダンシCPUは、
任意のリダンダンシユニットにおいて、前記フェイルメモリから前記バッファメモリへのフェイルデータのコピーが終了した場合に、
他のリダンダンシユニットのフェイルメモリからバッファメモリへのコピーが終了するのを待たずに、
前記任意のリダンダンシユニットにおいてリダンダンシ演算を開始することを特徴とする請求項1記載のIC試験装置。 - 前記リダンダンシCPUは、
自己のリダンダンシ演算が終了し、かつ、前記フェイルメモリに新しいフェイルデータが格納されていた場合には、該フェイルメモリから前記バッファメモリへのコピーを開始することを特徴とする請求項1記載のIC試験装置。 - 複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ、バッファメモリ、リダンダンシCPUを有する複数のリダンダンシユニットを備えたIC試験装置を用いて、
前記テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して前記複数のリダンダンシユニットそれぞれの前記フェイルメモリに格納し、
前記リダンダンシCPUは前記フェイルメモリから前記バッファメモリへとローカルバスを介してフェイルデータをコピーし、
前記リダンダンシCPUは前記バッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とするIC試験方法。
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