JP2002269997A - 半導体メモリ装置とそのリペア解析方法 - Google Patents
半導体メモリ装置とそのリペア解析方法Info
- Publication number
- JP2002269997A JP2002269997A JP2001055791A JP2001055791A JP2002269997A JP 2002269997 A JP2002269997 A JP 2002269997A JP 2001055791 A JP2001055791 A JP 2001055791A JP 2001055791 A JP2001055791 A JP 2001055791A JP 2002269997 A JP2002269997 A JP 2002269997A
- Authority
- JP
- Japan
- Prior art keywords
- data
- unit
- storage means
- buffer
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ローリダンダンシーとカラムリダンダンシーを
相互に交換して適用することが不可能であった。 【解決手段】半導体メモリ装置及びそのリペア解析方法
では、テストにより発生したアドレスデータを二つの臨
時バッファ４を用いて選択的に貯蔵することにより、一
つの臨時バッファが以前のテストにより発生したアドレ
スデータをデータバッファ５に伝送しリペア解析（repa
ir analysis）を行う間、他の一つの臨時バッファには
現在のテストにより発生したアドレスデータを貯蔵し、
テストとリペア解析を同時に行うことができる。さら
に、CAM（Content Addressable Memory）６にデータを
貯蔵する前、又は貯蔵した後に貯蔵されたカラムアドレ
スデータ及びローアドレスデータを交換、移動等を介し
た再配列（rearrangement）により効率的にリペア解析
を行うことができる。
相互に交換して適用することが不可能であった。 【解決手段】半導体メモリ装置及びそのリペア解析方法
では、テストにより発生したアドレスデータを二つの臨
時バッファ４を用いて選択的に貯蔵することにより、一
つの臨時バッファが以前のテストにより発生したアドレ
スデータをデータバッファ５に伝送しリペア解析（repa
ir analysis）を行う間、他の一つの臨時バッファには
現在のテストにより発生したアドレスデータを貯蔵し、
テストとリペア解析を同時に行うことができる。さら
に、CAM（Content Addressable Memory）６にデータを
貯蔵する前、又は貯蔵した後に貯蔵されたカラムアドレ
スデータ及びローアドレスデータを交換、移動等を介し
た再配列（rearrangement）により効率的にリペア解析
を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びそのリペア解析方法に関し、より詳しくはローとカラ
ムリダンダンシー構造を適用した半導体メモリ装置に対
しメモリブロックのテスト動作と、テストされ貯蔵され
たフェイルセルに対するアドレスデータによるリペア解
析（repair analysis）動作を同時に行うことができ、
フェイルセルに対するアドレスデータをロー及びカラム
単位に移動及び交換機能による再配列動作を行い、ロー
ヒューズとカラムヒューズを効果的に用いることができ
る半導体メモリ装置とそのリペア解析方法に関するもの
である。
びそのリペア解析方法に関し、より詳しくはローとカラ
ムリダンダンシー構造を適用した半導体メモリ装置に対
しメモリブロックのテスト動作と、テストされ貯蔵され
たフェイルセルに対するアドレスデータによるリペア解
析（repair analysis）動作を同時に行うことができ、
フェイルセルに対するアドレスデータをロー及びカラム
単位に移動及び交換機能による再配列動作を行い、ロー
ヒューズとカラムヒューズを効果的に用いることができ
る半導体メモリ装置とそのリペア解析方法に関するもの
である。
【０００２】
【従来の技術】一般にリダンダンシー構造が適用された
半導体メモリ装置で、リペアを行う場合は全てのセルを
テストした後フェイルアドレスデータ（fail address d
ata）を活用し、外部装備をリペアする方式が用いられ
ている。
半導体メモリ装置で、リペアを行う場合は全てのセルを
テストした後フェイルアドレスデータ（fail address d
ata）を活用し、外部装備をリペアする方式が用いられ
ている。
【０００３】リダンダンシー構造が適用された半導体メ
モリ装置において、ビルトインセルフテスト（built-in
self test、BIST）が適用され、これに従いリペア解析
の機能を内部回路に含ませている。
モリ装置において、ビルトインセルフテスト（built-in
self test、BIST）が適用され、これに従いリペア解析
の機能を内部回路に含ませている。
【０００４】このようなリペア方式は、全てのメモリセ
ルに対するフェイルアドレスデータ等を内部に貯蔵する
空間が必要であるため、貯蔵空間不足（area overhea
d）という問題点が発生した。
ルに対するフェイルアドレスデータ等を内部に貯蔵する
空間が必要であるため、貯蔵空間不足（area overhea
d）という問題点が発生した。
【０００５】したがって、全てのメモリセルをテストせ
ず単位ロー（又は単位カラム）ごとにテストしてリペア
する方式が用いられる。
ず単位ロー（又は単位カラム）ごとにテストしてリペア
する方式が用いられる。
【０００６】しかし、このような方法は半導体メモリ装
置のリダンダンシー構造がローリダンダンシーとカラム
リダンダンシーを全て用いる構造で、リペア解析アルゴ
リズムはフェイルアドレスデータFADを参照し、ローリ
ダンダンシーを基準に用いるか又はカラムリダンダンシ
ーを基準に用いなければならないため、ローリダンダン
シーとカラムリダンダンシーを相互に交換して適用する
ことが不可能という問題点があった。
置のリダンダンシー構造がローリダンダンシーとカラム
リダンダンシーを全て用いる構造で、リペア解析アルゴ
リズムはフェイルアドレスデータFADを参照し、ローリ
ダンダンシーを基準に用いるか又はカラムリダンダンシ
ーを基準に用いなければならないため、ローリダンダン
シーとカラムリダンダンシーを相互に交換して適用する
ことが不可能という問題点があった。
【０００７】
【発明が解決しようとする課題】このような問題点を解
決するための本発明の目的は、ロースキャン又はカラム
スキャンテスト動作と、テストにより検出されたフェイ
ルアドレスデータを活用してリペア解析動作を同時に行
うことである。
決するための本発明の目的は、ロースキャン又はカラム
スキャンテスト動作と、テストにより検出されたフェイ
ルアドレスデータを活用してリペア解析動作を同時に行
うことである。
【０００８】本発明のさらに他の目的は、テストにより
検出されたフェイルアドレスデータをCAMに貯蔵すると
き、又は貯蔵した後ロー又はカラム単位に移動及び交換
等を介した再配列を行うことである。
検出されたフェイルアドレスデータをCAMに貯蔵すると
き、又は貯蔵した後ロー又はカラム単位に移動及び交換
等を介した再配列を行うことである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めの本発明の半導体メモリ装置は、複数個のリダンダン
シーローとリダンダンシーカラムを有するリペア手段を
含むメモリ手段（メモリアレイセル）と、前記メモリ手
段部のメモリセルのフェイルの可否を単位ロースキャン
又はカラムスキャンでテストするテスト手段と、前記テ
スト手段により検出されたフェイルセルに対するアドレ
スデータを、ロー又はカラム単位に移動又は交換等の再
配列を行って貯蔵し、リペア解析を行うリペア解析手段
を含むことを特徴とする。
めの本発明の半導体メモリ装置は、複数個のリダンダン
シーローとリダンダンシーカラムを有するリペア手段を
含むメモリ手段（メモリアレイセル）と、前記メモリ手
段部のメモリセルのフェイルの可否を単位ロースキャン
又はカラムスキャンでテストするテスト手段と、前記テ
スト手段により検出されたフェイルセルに対するアドレ
スデータを、ロー又はカラム単位に移動又は交換等の再
配列を行って貯蔵し、リペア解析を行うリペア解析手段
を含むことを特徴とする。
【００１０】さらに、前記の目的を達成するための半導
体メモリ装置のリペア解析方法は、単位ロースキャン又
はカラムスキャンテストが進められ、臨時バッファ手段
にフェイルアドレスデータが貯蔵されるまで待機するデ
ータ待機段階と、前記テスト手段によるテストを終了
し、臨時バッファ手段に貯蔵されたフェイルアドレスデ
ータをデータバッファに伝送するデータバッファライト
段階と、前記データ貯蔵手段に貯蔵されたフェイルアド
レスデータをデータバッファに伝送した後、前記データ
貯蔵手段を整える第１のエントリー収集段階と、前記デ
ータバッファ手段に貯蔵されたデータを前記データ貯蔵
手段にライトする動作を行うリペア解析段階と、前記デ
ータバッファ手段のフェイルアドレスデータを前記デー
タ貯蔵手段にライトした後、前記データ貯蔵手段を整え
る第２のエントリー収集段階を含むことを特徴とする。
体メモリ装置のリペア解析方法は、単位ロースキャン又
はカラムスキャンテストが進められ、臨時バッファ手段
にフェイルアドレスデータが貯蔵されるまで待機するデ
ータ待機段階と、前記テスト手段によるテストを終了
し、臨時バッファ手段に貯蔵されたフェイルアドレスデ
ータをデータバッファに伝送するデータバッファライト
段階と、前記データ貯蔵手段に貯蔵されたフェイルアド
レスデータをデータバッファに伝送した後、前記データ
貯蔵手段を整える第１のエントリー収集段階と、前記デ
ータバッファ手段に貯蔵されたデータを前記データ貯蔵
手段にライトする動作を行うリペア解析段階と、前記デ
ータバッファ手段のフェイルアドレスデータを前記デー
タ貯蔵手段にライトした後、前記データ貯蔵手段を整え
る第２のエントリー収集段階を含むことを特徴とする。
【００１１】
【発明の実施の形態】前述の目的及びその他の目的と、
本発明の特徴及び利点を添付する図面を参照して詳細に
説明する。 図１は、本発明に係るリペア解析を行うた
めの半導体メモリ装置の主要部分を示すブロック図であ
る。一実施例として、四つのスペアローラインと四つの
スペアカラムラインを有するリダンダンシー回路を含む
半導体メモリ装置を説明する。
本発明の特徴及び利点を添付する図面を参照して詳細に
説明する。 図１は、本発明に係るリペア解析を行うた
めの半導体メモリ装置の主要部分を示すブロック図であ
る。一実施例として、四つのスペアローラインと四つの
スペアカラムラインを有するリダンダンシー回路を含む
半導体メモリ装置を説明する。
【００１２】図１に示されているように、データを貯蔵
するためのメモリセル及びフェイルセル等を取り替える
ためのリダンダンシーセル等で構成されたメモリ部
（３）と、メモリ部（３）のメモリセルに対しビルトイ
ンセルフテストを行うテスト部（１）と、テスト部
（１）により検出されたフェイルアドレスデータFADを
用いてリペア動作を行うリペア部（２）で構成される。
するためのメモリセル及びフェイルセル等を取り替える
ためのリダンダンシーセル等で構成されたメモリ部
（３）と、メモリ部（３）のメモリセルに対しビルトイ
ンセルフテストを行うテスト部（１）と、テスト部
（１）により検出されたフェイルアドレスデータFADを
用いてリペア動作を行うリペア部（２）で構成される。
【００１３】ここで、リペア部（２）はテスト部（１）
により検出されたフェイルアドレスデータFADを臨時貯
蔵する臨時バッファ部（４）と、臨時バッファ部（４）
からフェイルアドレスデータFADが入力され貯蔵される
データバッファ（５）と、データバッファ（５）に貯蔵
されたフェイルアドレスデータFADを貯蔵するCAM（６）
と、臨時バッファ部（４）、データバッファ（５）及び
CAM（６）の動作を制御する制御部（７）を含む。
により検出されたフェイルアドレスデータFADを臨時貯
蔵する臨時バッファ部（４）と、臨時バッファ部（４）
からフェイルアドレスデータFADが入力され貯蔵される
データバッファ（５）と、データバッファ（５）に貯蔵
されたフェイルアドレスデータFADを貯蔵するCAM（６）
と、臨時バッファ部（４）、データバッファ（５）及び
CAM（６）の動作を制御する制御部（７）を含む。
【００１４】図２は、図１のブロック図のうちのCAM
（６）を示す詳細なブロック図である。ここに示された
ように、CAM（６）はフェイルアドレスデータFADを貯蔵
するためのエントリー貯蔵部（８）と、エントリー貯蔵
部（８）を選択するためアドレス信号Ａ＜５：３＞をデ
コーディングするデコーディング部（９）と、エントリ
ー貯蔵部（８）にフェイルアドレスデータFADを貯蔵す
るための動作を制御する制御信号を出力する機能部（１
０）を含む。
（６）を示す詳細なブロック図である。ここに示された
ように、CAM（６）はフェイルアドレスデータFADを貯蔵
するためのエントリー貯蔵部（８）と、エントリー貯蔵
部（８）を選択するためアドレス信号Ａ＜５：３＞をデ
コーディングするデコーディング部（９）と、エントリ
ー貯蔵部（８）にフェイルアドレスデータFADを貯蔵す
るための動作を制御する制御信号を出力する機能部（１
０）を含む。
【００１５】エントリー貯蔵部（８）は、リペア解析動
作でCAM（６）にアクセスするとき、実質的なコア（cor
e）となる八つのレジスター（register）で構成される
が、各レジスターが単位エントリー貯蔵部（１１ａ−１
１ｈ）となる。
作でCAM（６）にアクセスするとき、実質的なコア（cor
e）となる八つのレジスター（register）で構成される
が、各レジスターが単位エントリー貯蔵部（１１ａ−１
１ｈ）となる。
【００１６】図３は、図２のエントリー貯蔵部（８）の
うちの単位エントリー貯蔵部（１１ａ）を示す詳細なブ
ロック図である。ここでは単位エントリー貯蔵部（１１
ａ）が一つのメインエントリー貯蔵所（１２）と四つの
サブエントリー貯蔵所（１３ａ−１３ｄ）を有する場合
を一例に説明する。
うちの単位エントリー貯蔵部（１１ａ）を示す詳細なブ
ロック図である。ここでは単位エントリー貯蔵部（１１
ａ）が一つのメインエントリー貯蔵所（１２）と四つの
サブエントリー貯蔵所（１３ａ−１３ｄ）を有する場合
を一例に説明する。
【００１７】ここに示されたように、単位エントリー貯
蔵部（１１ａ−１１ｈ）はメインエントリーを貯蔵する
一つのメインエントリー貯蔵所（１２）と、サブエント
リーを貯蔵する四つのサブエントリー貯蔵所（１３ａ−
１３ｄ）と、メインエントリーの状態を示す状態フラグ
（state flag）を貯蔵するメイン状態貯蔵所（１４）
と、サブエントリーの状態を示す状態フラグ（state fl
ag）を貯蔵する四つのサブ状態貯蔵所（１５ａ−１５
ｄ）と、フェイルアドレスデータFADの個数がサブエン
トリーの個数を超過する場合に、そのサブエントリーに
対するヒューズラインを固定（fix）させるための固定
フラグ（fix flag）を貯蔵する固定フラグ貯蔵所（１
６）を含む。ここで、ロースキャンテストの場合、四つ
の単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエ
ントリー貯蔵所（１２）にはローフェイルアドレスデー
タFADが貯蔵され、残りの四つの単位エントリー貯蔵部
（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）
にはカラムフェイルアドレスデータFADが貯蔵される。
蔵部（１１ａ−１１ｈ）はメインエントリーを貯蔵する
一つのメインエントリー貯蔵所（１２）と、サブエント
リーを貯蔵する四つのサブエントリー貯蔵所（１３ａ−
１３ｄ）と、メインエントリーの状態を示す状態フラグ
（state flag）を貯蔵するメイン状態貯蔵所（１４）
と、サブエントリーの状態を示す状態フラグ（state fl
ag）を貯蔵する四つのサブ状態貯蔵所（１５ａ−１５
ｄ）と、フェイルアドレスデータFADの個数がサブエン
トリーの個数を超過する場合に、そのサブエントリーに
対するヒューズラインを固定（fix）させるための固定
フラグ（fix flag）を貯蔵する固定フラグ貯蔵所（１
６）を含む。ここで、ロースキャンテストの場合、四つ
の単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエ
ントリー貯蔵所（１２）にはローフェイルアドレスデー
タFADが貯蔵され、残りの四つの単位エントリー貯蔵部
（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）
にはカラムフェイルアドレスデータFADが貯蔵される。
【００１８】機能部（１０）は、CAM（６）に貯蔵され
たフェイルアドレスデータFADがテストによりデータバ
ッファ（５）に貯蔵されたフェイルアドレスデータFAD
を比較し、マッチ（match）されるか否かを判断するデ
ータ比較部（１７ａ−１７ｈ）と有効なエントリーをカ
ウントし、空いているメインエントリー貯蔵空間を探す
データ位置状態比較部（１８）を含む。
たフェイルアドレスデータFADがテストによりデータバ
ッファ（５）に貯蔵されたフェイルアドレスデータFAD
を比較し、マッチ（match）されるか否かを判断するデ
ータ比較部（１７ａ−１７ｈ）と有効なエントリーをカ
ウントし、空いているメインエントリー貯蔵空間を探す
データ位置状態比較部（１８）を含む。
【００１９】ここで、メインエントリー貯蔵所（１２）
とサブエントリー貯蔵所（１３ａ−１３ｄ）は、自由な
インタフェースとするため表１のようにアドレス値が指
定されている。 例えば、第３のカラム単位エントリー
貯蔵部（１１ｇ）のアドレス値を示せば表２の通りであ
る。
とサブエントリー貯蔵所（１３ａ−１３ｄ）は、自由な
インタフェースとするため表１のようにアドレス値が指
定されている。 例えば、第３のカラム単位エントリー
貯蔵部（１１ｇ）のアドレス値を示せば表２の通りであ
る。
【００２０】ここで、メインエントリー貯蔵所（１２）
のアドレス値は(110000)2となり、第２のサブエントリ
ー貯蔵所（１３）のアドレス値は(110101)2になる。
のアドレス値は(110000)2となり、第２のサブエントリ
ー貯蔵所（１３）のアドレス値は(110101)2になる。
【００２１】
【表１】
【００２２】
【表２】
【００２３】デコーディング部（９）は、制御部（７）
から出力されるアドレスADD＜５：３＞を用いてエント
リー貯蔵部（８）を選択する。ここで、デコーディング
部（９）はクロック信号CLKに同期されず、ただ、アド
レス値を利用しエントリー貯蔵部（８）の単位エントリ
ー貯蔵部（１１ａ−１１ｈ）を選択することになる。
から出力されるアドレスADD＜５：３＞を用いてエント
リー貯蔵部（８）を選択する。ここで、デコーディング
部（９）はクロック信号CLKに同期されず、ただ、アド
レス値を利用しエントリー貯蔵部（８）の単位エントリ
ー貯蔵部（１１ａ−１１ｈ）を選択することになる。
【００２４】即ち、アドレスADD＜５：３＞をデコーデ
ィングしエントリー貯蔵部（８）の単位エントリー貯蔵
部（１１ａ−１１ｈ）を選択する選択アドレスBS＜７：
０＞を出力する。
ィングしエントリー貯蔵部（８）の単位エントリー貯蔵
部（１１ａ−１１ｈ）を選択する選択アドレスBS＜７：
０＞を出力する。
【００２５】図４は、図２の機能部（１０）のうちのデ
ータ比較部（１７ａ）を示す詳細なブロック図である。
ータ比較部（１７ａ）を示す詳細なブロック図である。
【００２６】図４に示されているように、データ比較部
（１７ａ）はアドレスADD＜１：０＞を用いてCAM（６）
の選択された単位エントリー貯蔵部（１１ａ−１１ｈ）
に貯蔵されているサブエントリーデータIN１＜７：０＞
乃至IN４＜７：０＞中の一つを選択的に出力するマルチ
プレクサ（１９）と、アドレスADD＜３＞を用いてマル
チプレクサ（１９）の出力とメインエントリーデータIN
０＜７：０＞中で一つを選択的に出力するマルチプレク
サ（２０）と、状態データST＜４：０＞を用いてエント
リーデータIN０＜７：０＞乃至IN４＜７：０＞とデータ
バッファ（５）に貯蔵されたフェイルアドレスデータFA
D＜７：０＞を比較し、比較データCOMP＜４：０＞を出
力する比較データ出力部（２１）を含む。
（１７ａ）はアドレスADD＜１：０＞を用いてCAM（６）
の選択された単位エントリー貯蔵部（１１ａ−１１ｈ）
に貯蔵されているサブエントリーデータIN１＜７：０＞
乃至IN４＜７：０＞中の一つを選択的に出力するマルチ
プレクサ（１９）と、アドレスADD＜３＞を用いてマル
チプレクサ（１９）の出力とメインエントリーデータIN
０＜７：０＞中で一つを選択的に出力するマルチプレク
サ（２０）と、状態データST＜４：０＞を用いてエント
リーデータIN０＜７：０＞乃至IN４＜７：０＞とデータ
バッファ（５）に貯蔵されたフェイルアドレスデータFA
D＜７：０＞を比較し、比較データCOMP＜４：０＞を出
力する比較データ出力部（２１）を含む。
【００２７】図５を参照し、データ比較部（１７ａ）の
比較データ出力部（２１）の細部構成を説明すると次の
通りである。比較データ出力部（２１）は、データバッ
ファ（５）のフェイルアドレスデータFAD＜７：０＞と
メインエントリーデータIN０＜７：０＞を比較し組み合
わされた結果を求める単位比較部（２１ａ）と、データ
バッファ（５）のフェイルアドレスデータFAD＜７：０
＞とサブエントリーデータIN１＜７：０＞、IN２＜７：
０＞、IN３＜７：０＞、及びIN４＜７：０＞をそれぞれ
比較し組み合わされた結果を求める単位比較部等（２１
ｂ、２１ｃ、２１ｄ及び２１ｅ）を備え、単位比較部等
（２１ａ，２１ｂ、２１ｃ、２１ｄ及び２１ｅ）は比較
データCOMP＜４：０＞を順次出力するように構成され
る。
比較データ出力部（２１）の細部構成を説明すると次の
通りである。比較データ出力部（２１）は、データバッ
ファ（５）のフェイルアドレスデータFAD＜７：０＞と
メインエントリーデータIN０＜７：０＞を比較し組み合
わされた結果を求める単位比較部（２１ａ）と、データ
バッファ（５）のフェイルアドレスデータFAD＜７：０
＞とサブエントリーデータIN１＜７：０＞、IN２＜７：
０＞、IN３＜７：０＞、及びIN４＜７：０＞をそれぞれ
比較し組み合わされた結果を求める単位比較部等（２１
ｂ、２１ｃ、２１ｄ及び２１ｅ）を備え、単位比較部等
（２１ａ，２１ｂ、２１ｃ、２１ｄ及び２１ｅ）は比較
データCOMP＜４：０＞を順次出力するように構成され
る。
【００２８】先ず、単位比較部（２１ａ）はデータバッ
ファ（５）のフェイルアドレスデータFAD＜７：０＞
と、メインエントリーデータIN０＜７：０＞を比較する
イクスクルシブノアゲートXNOR０−XNOR７と、そのイク
スクルシブノアゲートXNOR０−XNOR７の出力信号を順次
四つずつ否定論理乗算するナンドゲートND０、ND１と、
そのナンドゲートND０、ND１の出力信号と状態データST
＜０＞がインバータINV０により反転された信号を否定
論理合算し、比較データCOMP＜０＞を出力するノアゲー
トNOR０を含む。
ファ（５）のフェイルアドレスデータFAD＜７：０＞
と、メインエントリーデータIN０＜７：０＞を比較する
イクスクルシブノアゲートXNOR０−XNOR７と、そのイク
スクルシブノアゲートXNOR０−XNOR７の出力信号を順次
四つずつ否定論理乗算するナンドゲートND０、ND１と、
そのナンドゲートND０、ND１の出力信号と状態データST
＜０＞がインバータINV０により反転された信号を否定
論理合算し、比較データCOMP＜０＞を出力するノアゲー
トNOR０を含む。
【００２９】なお、他の単位比較部（２１ｂ、２１ｃ、
２１ｄ及び２１ｅ）は単位比較部（２１ａ）と同じ構成
を有し、これら単位比較部（２１ｂ、２１ｃ、２１ｄ及
び２１ｅ）に含まれるイクスクルシブノアゲート等XNOR
８−XNOR１５、XNOR１６−XNOR２３、XNOR２４−XNOR３
１及びXNOR３２−XNOR３９には、それぞれサブエントリ
ーデータIN１＜７：０＞、IN２＜７：０＞、IN３＜７：
０＞及びIN４＜７：０＞が対応する。さらに、これら単
位比較部（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）に含ま
れるナンドゲートND２、ND３、ND４、ND５、ND６、ND
７、及びND８、ND９は単位比較部（２１ａ）のナンドゲ
ートND０、ND１に、インバータINV１、INV２、INV３及
びINV４は単位比較部（２１ａ）のインバータINV０に、
ノアゲートNOR１、NOR２、NOR３及びNOR４は単位比較部
（２１ａ）のノアゲート（NOR０）に対応する。
２１ｄ及び２１ｅ）は単位比較部（２１ａ）と同じ構成
を有し、これら単位比較部（２１ｂ、２１ｃ、２１ｄ及
び２１ｅ）に含まれるイクスクルシブノアゲート等XNOR
８−XNOR１５、XNOR１６−XNOR２３、XNOR２４−XNOR３
１及びXNOR３２−XNOR３９には、それぞれサブエントリ
ーデータIN１＜７：０＞、IN２＜７：０＞、IN３＜７：
０＞及びIN４＜７：０＞が対応する。さらに、これら単
位比較部（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）に含ま
れるナンドゲートND２、ND３、ND４、ND５、ND６、ND
７、及びND８、ND９は単位比較部（２１ａ）のナンドゲ
ートND０、ND１に、インバータINV１、INV２、INV３及
びINV４は単位比較部（２１ａ）のインバータINV０に、
ノアゲートNOR１、NOR２、NOR３及びNOR４は単位比較部
（２１ａ）のノアゲート（NOR０）に対応する。
【００３０】図６は、機能部（１０）のうちのデータ位
置状態比較部（１８）を示す詳細なブロック図である。
図６に示されているように、データ位置状態比較部（１
８）はマッチタイプ命令MTTYPE＜２：０＞及びアドレス
ADD＜５：３＞に従い比較データCOMP＜３９：０＞、状
態データST＜３９：０＞、ロー固定状態データXFIXST＜
３：０＞及びカラム固定状態データYFIXST＜３：０＞を
活用し、データレジスターDATAREG＜１９：０＞を生成
するデータレジスター部（２２）と、クロック信号CLK
に同期し、マッチ命令MATCH、リセット信号RESET及びス
フト信号SHIFTの制御を受け、データレジスター部（２
２）のデータレジスターDATAREG＜１９：０＞を利用し
マッチアドレス生成入力データADDGENIN＜１９：０＞を
生成するアドレス生成部（２３）と、アドレス生成部
（２３）のマッチアドレス生成入力データADDGENIN＜１
９：０＞をインコーディングしてアドレス生成データAD
DGEN＜４：０＞を生成し、マッチタイプ命令MTTYPE＜
２：０＞及びアドレスADD＜５＞に従いローアドレス、
カラムアドレス又はマッチアドレスの可否を決定するア
ドレス生成データADDGEN＜５＞を生成するアドレスイン
コーディング部（２４）と、アドレスインコーディング
部（２４）のアドレス生成データADDGEN＜５：０＞に従
い一回出力されたアドレス生成入力データADDGENIN＜１
９：０＞を消去するポイントデータPNT＜３：０＞を出
力するポイント部（２５）と、アドレス生成入力データ
ADDGENIN＜１９：０＞に従いアドレス情報を有するアド
レス番号データADDNO＜２：０＞を出力するアドレス番
号付与部（２６）を含む。
置状態比較部（１８）を示す詳細なブロック図である。
図６に示されているように、データ位置状態比較部（１
８）はマッチタイプ命令MTTYPE＜２：０＞及びアドレス
ADD＜５：３＞に従い比較データCOMP＜３９：０＞、状
態データST＜３９：０＞、ロー固定状態データXFIXST＜
３：０＞及びカラム固定状態データYFIXST＜３：０＞を
活用し、データレジスターDATAREG＜１９：０＞を生成
するデータレジスター部（２２）と、クロック信号CLK
に同期し、マッチ命令MATCH、リセット信号RESET及びス
フト信号SHIFTの制御を受け、データレジスター部（２
２）のデータレジスターDATAREG＜１９：０＞を利用し
マッチアドレス生成入力データADDGENIN＜１９：０＞を
生成するアドレス生成部（２３）と、アドレス生成部
（２３）のマッチアドレス生成入力データADDGENIN＜１
９：０＞をインコーディングしてアドレス生成データAD
DGEN＜４：０＞を生成し、マッチタイプ命令MTTYPE＜
２：０＞及びアドレスADD＜５＞に従いローアドレス、
カラムアドレス又はマッチアドレスの可否を決定するア
ドレス生成データADDGEN＜５＞を生成するアドレスイン
コーディング部（２４）と、アドレスインコーディング
部（２４）のアドレス生成データADDGEN＜５：０＞に従
い一回出力されたアドレス生成入力データADDGENIN＜１
９：０＞を消去するポイントデータPNT＜３：０＞を出
力するポイント部（２５）と、アドレス生成入力データ
ADDGENIN＜１９：０＞に従いアドレス情報を有するアド
レス番号データADDNO＜２：０＞を出力するアドレス番
号付与部（２６）を含む。
【００３１】ここで、データレジスター部（２２）は比
較データCOMP＜３９：０＞及び状態データST＜３９：０
＞をローデータCOMP＜１９：０＞、ST＜１９：０＞とカ
ラムデータCOMP＜３９：２０＞、ST＜３９：２０＞に分
けてデータレジスターDATAREG＜１９：０＞と比較する
と、メインに該当するデータレジスターはDATAREG＜０
＞、＜５＞、＜１０＞、＜１５＞であり、ロー又はカラ
ムの可否はマッチタイプ命令MTTYPE＜２：０＞により決
定され、残りはサブに該当する。
較データCOMP＜３９：０＞及び状態データST＜３９：０
＞をローデータCOMP＜１９：０＞、ST＜１９：０＞とカ
ラムデータCOMP＜３９：２０＞、ST＜３９：２０＞に分
けてデータレジスターDATAREG＜１９：０＞と比較する
と、メインに該当するデータレジスターはDATAREG＜０
＞、＜５＞、＜１０＞、＜１５＞であり、ロー又はカラ
ムの可否はマッチタイプ命令MTTYPE＜２：０＞により決
定され、残りはサブに該当する。
【００３２】ここで、データレジスターDATAREG＜１
９：０＞値は、比較データCOMP＜３９：０＞、状態デー
タST＜３９：０＞、ロー固定状態データXFIXST＜３：０
＞及びカラム固定状態データYFIXST＜３：０＞の組み合
わせにより決定されるが、このときアドレスADD＜５：
３＞によりロー又はカラムの可否を決定し、メインデー
タレジスターDATAREG＜０＞、＜５＞、＜１０＞、＜１
５＞値は、マッチタイプ命令MTTYPE＜２：０＞がメイン
マッチの場合（マッチタイプ命令MTTYPE＜２：０＞が(0
00、001)2）、固定の場合(100、101)2、空いている（em
pty）場合(111、111)2、状態カウントの場合(110、110)
2に従い決定され、サブデータレジスターDATAREG＜４：
１＞、＜９：６＞、＜１４：１１＞、＜１９：１６＞値
は、マッチタイプ命令MTTYPE＜２：０＞がサブマッチの
場合(010、011)2に従い決定される。
９：０＞値は、比較データCOMP＜３９：０＞、状態デー
タST＜３９：０＞、ロー固定状態データXFIXST＜３：０
＞及びカラム固定状態データYFIXST＜３：０＞の組み合
わせにより決定されるが、このときアドレスADD＜５：
３＞によりロー又はカラムの可否を決定し、メインデー
タレジスターDATAREG＜０＞、＜５＞、＜１０＞、＜１
５＞値は、マッチタイプ命令MTTYPE＜２：０＞がメイン
マッチの場合（マッチタイプ命令MTTYPE＜２：０＞が(0
00、001)2）、固定の場合(100、101)2、空いている（em
pty）場合(111、111)2、状態カウントの場合(110、110)
2に従い決定され、サブデータレジスターDATAREG＜４：
１＞、＜９：６＞、＜１４：１１＞、＜１９：１６＞値
は、マッチタイプ命令MTTYPE＜２：０＞がサブマッチの
場合(010、011)2に従い決定される。
【００３３】例えば、データレジスターDATAREG＜４：
０＞の値の中データレジスターDATAREG＜０＞の値がメ
インマッチの場合は比較データCOMP＜０＞、＜２０＞が
あり、ロー固定状態データXFIXST＜３：０＞及びカラム
固定状態データYFIXST＜３：０＞は全て(０)2の場合で
あり、値が空いている（empty）場合は状態データST＜
０＞、＜２０＞が(０)2の場合であり、状態カウントの
場合は状態データST＜０＞、＜２０＞値がある場合であ
る。
０＞の値の中データレジスターDATAREG＜０＞の値がメ
インマッチの場合は比較データCOMP＜０＞、＜２０＞が
あり、ロー固定状態データXFIXST＜３：０＞及びカラム
固定状態データYFIXST＜３：０＞は全て(０)2の場合で
あり、値が空いている（empty）場合は状態データST＜
０＞、＜２０＞が(０)2の場合であり、状態カウントの
場合は状態データST＜０＞、＜２０＞値がある場合であ
る。
【００３４】データレジスターDATAREG＜４：０＞の値
のうち、データレジスターDATAREG＜４：１＞の値はサ
ブマッチの場合のみ考慮すればいいため、比較データCO
MP＜４：１＞、＜２４：２１＞がある場合とロー固定状
態データXFIXST＜３：０＞及びカラム固定状態データYF
IXST＜３：０＞がない場合のみ考慮すれば決定すること
ができる。
のうち、データレジスターDATAREG＜４：１＞の値はサ
ブマッチの場合のみ考慮すればいいため、比較データCO
MP＜４：１＞、＜２４：２１＞がある場合とロー固定状
態データXFIXST＜３：０＞及びカラム固定状態データYF
IXST＜３：０＞がない場合のみ考慮すれば決定すること
ができる。
【００３５】このような方法によりデータレジスターDA
TAREG＜４：０＞の値は決定され、同じ方法により残り
のデータレジスターDATAREG＜１９：５＞の値を決定す
ることができる。
TAREG＜４：０＞の値は決定され、同じ方法により残り
のデータレジスターDATAREG＜１９：５＞の値を決定す
ることができる。
【００３６】アドレス生成部（２３）はマッチ命令MATC
HがイネーブルされればデータレジスターDATAREG＜１
９：０＞が入力され、次いでシフト命令SHIFTがイネー
ブルされればマッチアドレス生成入力データADDGENIN＜
１９：０＞がフィードバック入力され、そのマッチアド
レス生成入力データADDGENIN＜１９：０＞の出力された
値はポイント部（２５）のポイントデータPNT＜３：０
＞により消去される。
HがイネーブルされればデータレジスターDATAREG＜１
９：０＞が入力され、次いでシフト命令SHIFTがイネー
ブルされればマッチアドレス生成入力データADDGENIN＜
１９：０＞がフィードバック入力され、そのマッチアド
レス生成入力データADDGENIN＜１９：０＞の出力された
値はポイント部（２５）のポイントデータPNT＜３：０
＞により消去される。
【００３７】例えば、マッチ命令MATCHがイネーブルさ
れ、データレジスターDATAREG＜１９：０＞(0000100001
0000100001)2はソフト命令SHIFTがイネーブルされ、ポ
イントデータPNT＜３：０＞に従いその出力された値が
消去されて(0000100001000010000)2となり、再びシフト
命令SHIFTがイネーブルされればポイントデータPNT＜
３：０＞によりその出力された値が消去されることにな
り(00001000010000000000) 2となる。
れ、データレジスターDATAREG＜１９：０＞(0000100001
0000100001)2はソフト命令SHIFTがイネーブルされ、ポ
イントデータPNT＜３：０＞に従いその出力された値が
消去されて(0000100001000010000)2となり、再びシフト
命令SHIFTがイネーブルされればポイントデータPNT＜
３：０＞によりその出力された値が消去されることにな
り(00001000010000000000) 2となる。
【００３８】アドレスインコーディング部（２４）はア
ドレス生成部（２３）のマッチアドレス生成入力データ
ADDGENIN＜１９：０＞をインコーディングし、アドレス
生成データADDGEN＜４：０＞を生成するインコーディン
グ部（２７）と、マッチタイプ命令MATTYPE＜２：０＞
及びアドレスADD＜５＞に従いローアドレスマッチ又は
カラムアドレスマッチの可否を決定するアドレス生成デ
ータADDGEN＜５＞を生成する決定部（２８）を含む。
ドレス生成部（２３）のマッチアドレス生成入力データ
ADDGENIN＜１９：０＞をインコーディングし、アドレス
生成データADDGEN＜４：０＞を生成するインコーディン
グ部（２７）と、マッチタイプ命令MATTYPE＜２：０＞
及びアドレスADD＜５＞に従いローアドレスマッチ又は
カラムアドレスマッチの可否を決定するアドレス生成デ
ータADDGEN＜５＞を生成する決定部（２８）を含む。
【００３９】アドレスインコーディング部（２４）のイ
ンコーディング部（２７）は、マッチアドレス生成入力
データADDGENIN＜１９：０＞をインコーディングしアド
レスを探す素子であり、決定部（２８）はマッチタイプ
命令MTTYPE＜２：０＞とアドレスADD＜５＞を比較しロ
ー又はカラムの可否を決定して出力するが、マッチ命令
MATCHがイネーブルされたあとロー、カラム又はマッチ
アドレスの可否を決定する。
ンコーディング部（２７）は、マッチアドレス生成入力
データADDGENIN＜１９：０＞をインコーディングしアド
レスを探す素子であり、決定部（２８）はマッチタイプ
命令MTTYPE＜２：０＞とアドレスADD＜５＞を比較しロ
ー又はカラムの可否を決定して出力するが、マッチ命令
MATCHがイネーブルされたあとロー、カラム又はマッチ
アドレスの可否を決定する。
【００４０】ポイント部（２５）は、アドレス生成デー
タADDGEN＜４：３＞に従いアドレスインコーディング部
（２４）で代表される位置を知ることができるが、大き
く四つの部分（00、01、10、11）に分けられているた
め、例えばアドレス生成データADDGEN＜４：０＞が(011
11)2であるとき、代表されるアドレス生成データADDGEN
＜４：３＞は(01)2である。したがって、メインとサブ
に拘らず代表される位置に該当するポイントデータPNT
＜３：０＞は(0010)2となる。
タADDGEN＜４：３＞に従いアドレスインコーディング部
（２４）で代表される位置を知ることができるが、大き
く四つの部分（00、01、10、11）に分けられているた
め、例えばアドレス生成データADDGEN＜４：０＞が(011
11)2であるとき、代表されるアドレス生成データADDGEN
＜４：３＞は(01)2である。したがって、メインとサブ
に拘らず代表される位置に該当するポイントデータPNT
＜３：０＞は(0010)2となる。
【００４１】なお、その代表される位置に該当するアド
レス生成データADDGEN＜４：０＞(01111)2は出力された
ので、次に該当するアドレス生成データADDGEN＜４：０
＞を出力するためポイントデータPNT＜３：０＞は、そ
の代表される位置に該当するデータレジスターDATAREG
＜１９：０＞を消去し、シフト命令SHIFTにより次のア
ドレス生成入力データADDGENIN＜１９：０＞を出力する
が、このような動作はシフト動作が終了されるまで引き
続き繰り返して行われる。
レス生成データADDGEN＜４：０＞(01111)2は出力された
ので、次に該当するアドレス生成データADDGEN＜４：０
＞を出力するためポイントデータPNT＜３：０＞は、そ
の代表される位置に該当するデータレジスターDATAREG
＜１９：０＞を消去し、シフト命令SHIFTにより次のア
ドレス生成入力データADDGENIN＜１９：０＞を出力する
が、このような動作はシフト動作が終了されるまで引き
続き繰り返して行われる。
【００４２】アドレス番号付与部（２６）は、アドレス
生成入力データADDGENIN＜１９：０＞を５ビットずつ組
み合わせる四つのオアゲート（図示せず）で構成された
組み合わせ部（２９）と、組み合わせ部（２９）により
組み合わせられた組み合わせデータADDNOIN＜３：０＞
を用いてカウント情報であるアドレス番号データADDNO
＜２：０＞を出力するアドレス番号生成部（３０）を含
む。
生成入力データADDGENIN＜１９：０＞を５ビットずつ組
み合わせる四つのオアゲート（図示せず）で構成された
組み合わせ部（２９）と、組み合わせ部（２９）により
組み合わせられた組み合わせデータADDNOIN＜３：０＞
を用いてカウント情報であるアドレス番号データADDNO
＜２：０＞を出力するアドレス番号生成部（３０）を含
む。
【００４３】カウントに該当するデータは、各サブの状
態値を確認しなければならないためデータレジスターDA
TAREG＜０＞を、例えばローカウントマッチタイプであ
るとき該当する状態はST＜１＞、＜６＞、＜１１＞、＜
１６＞である。なお、アドレスADD＜５：３＞により該
当する状態ST＜１＞、＜６＞、＜１１＞、＜１６＞中で
選択する。このような方法によりデータレジスターDATA
REG＜５＞、＜１０＞、＜１５＞に対するカウント情報
を知ることができ、この値により何個があるかをカウン
トすることができる。したがって、組み合わせデータAD
DNOIN＜３：０＞が(0010)2であるとしたとき、アドレス
番号生成部（３０）で演算しアドレス番号データADDNO
＜２：０＞(001)2という情報を出力し、これと同じく組
み合わせデータADDNOIN＜３：０＞が(0110)2であればア
ドレス番号データADDNO＜２：０＞(010)2という情報を
出力し、組み合わせデータADDNOIN＜３：０＞が(1110)2
であればアドレス番号データADDNO＜２：０＞(011)2と
いう情報を出力する。
態値を確認しなければならないためデータレジスターDA
TAREG＜０＞を、例えばローカウントマッチタイプであ
るとき該当する状態はST＜１＞、＜６＞、＜１１＞、＜
１６＞である。なお、アドレスADD＜５：３＞により該
当する状態ST＜１＞、＜６＞、＜１１＞、＜１６＞中で
選択する。このような方法によりデータレジスターDATA
REG＜５＞、＜１０＞、＜１５＞に対するカウント情報
を知ることができ、この値により何個があるかをカウン
トすることができる。したがって、組み合わせデータAD
DNOIN＜３：０＞が(0010)2であるとしたとき、アドレス
番号生成部（３０）で演算しアドレス番号データADDNO
＜２：０＞(001)2という情報を出力し、これと同じく組
み合わせデータADDNOIN＜３：０＞が(0110)2であればア
ドレス番号データADDNO＜２：０＞(010)2という情報を
出力し、組み合わせデータADDNOIN＜３：０＞が(1110)2
であればアドレス番号データADDNO＜２：０＞(011)2と
いう情報を出力する。
【００４４】データ位置状態比較部（１８）の動作は、
マッチタイプ命令データMTTYPE＜２：０＞に従い、ａ）
メインエントリーデータにマッチされる場合(000、001)
2、ｂ）サブエントリーデータにマッチされる場合(01
0、011)2、ｃ）固定（fixed）される場合(100、101)2、
ｄ）状態値が空いて（empty）いる場合(111、111)2、
ｅ）状態値を計算する場合(110、110)2に分けることが
できる。
マッチタイプ命令データMTTYPE＜２：０＞に従い、ａ）
メインエントリーデータにマッチされる場合(000、001)
2、ｂ）サブエントリーデータにマッチされる場合(01
0、011)2、ｃ）固定（fixed）される場合(100、101)2、
ｄ）状態値が空いて（empty）いる場合(111、111)2、
ｅ）状態値を計算する場合(110、110)2に分けることが
できる。
【００４５】前記のような場合は、一つの実施例として
マッチタイプ命令データMTYPE＜２：０＞に従い決定さ
れるが、命令は次の表３のように定義することができ
る。
マッチタイプ命令データMTYPE＜２：０＞に従い決定さ
れるが、命令は次の表３のように定義することができ
る。
【００４６】データ位置状態比較部（１８）は、前記の
データ比較部（１７ａ−１７ｈ）で説明したように、比
較したデータを直接送り出す場合とは別に状態値ST、CO
MPに表現しその値を比較するため多様な場合の演算がで
きる。
データ比較部（１７ａ−１７ｈ）で説明したように、比
較したデータを直接送り出す場合とは別に状態値ST、CO
MPに表現しその値を比較するため多様な場合の演算がで
きる。
【００４７】例えば、比較状態値COMP＜３９：０＞はマ
ッチタイプ命令MTYPE＜２：０＞（＜図３＞参照）に従
って演算を行うが、固定した値XFIXST＜３：０＞又はYF
IXST＜３：０＞（データがレジスターに全て貯蔵されて
いるとプロセッサに知らせる値）がなく比較状態値COMP
があれば、新しいデータレジスターに指定された一つの
ビット値は(１)2となり、比較状態値COMPがなければ、
新しいデータレジスターに指定された一つのビットの値
は(０)2となる。
ッチタイプ命令MTYPE＜２：０＞（＜図３＞参照）に従
って演算を行うが、固定した値XFIXST＜３：０＞又はYF
IXST＜３：０＞（データがレジスターに全て貯蔵されて
いるとプロセッサに知らせる値）がなく比較状態値COMP
があれば、新しいデータレジスターに指定された一つの
ビット値は(１)2となり、比較状態値COMPがなければ、
新しいデータレジスターに指定された一つのビットの値
は(０)2となる。
【００４８】
【表３】
【００４９】データ状態値STは、ｄ）の場合でデータが
空いているか否かと、ｅ）の場合でデータ状態を計算す
る場合に分け実際のデータとは拘りなく状態等のビット
のみで演算を行う。
空いているか否かと、ｅ）の場合でデータ状態を計算す
る場合に分け実際のデータとは拘りなく状態等のビット
のみで演算を行う。
【００５０】データ状態値STは、サブのデータ状態ビッ
トで新しいレジスターの０番、５番、１０番、１５番に
書き込まれるようにする。新しいデータレジスターDATA
REG＜１９：０＞は、マッチタイプ命令MTTYPE＜２：０
＞と比較データ状態値COMP＜３９：０＞、データ状態値
ST＜３９：０＞をアドレスADD＜５：３＞と組み合わせ
て２０ビットに縮小させたものである。
トで新しいレジスターの０番、５番、１０番、１５番に
書き込まれるようにする。新しいデータレジスターDATA
REG＜１９：０＞は、マッチタイプ命令MTTYPE＜２：０
＞と比較データ状態値COMP＜３９：０＞、データ状態値
ST＜３９：０＞をアドレスADD＜５：３＞と組み合わせ
て２０ビットに縮小させたものである。
【００５１】新たに作られたデータレジスターDATAREG
＜１９：０＞は、データがマッチする部分のアドレス値
を出力する場合と、データ状態値から一つずつ差し引き
ながら値を示す機能を行う。
＜１９：０＞は、データがマッチする部分のアドレス値
を出力する場合と、データ状態値から一つずつ差し引き
ながら値を示す機能を行う。
【００５２】先ず、データがマッチされる部分の番地の
値を出力する場合は、エンコーダ（エンコーディング部
（２７））を用いる。即ち、２０ビットを５ビットに作
り２０ビットデータレジスターDATAREG＜１９：０＞に
あるそれぞれの値にデコーディング部（９）で示した選
択アドレス値BS＜７：０＞を代入する。上位ビットの５
番ビットは、マッチタイプ命令MTTYPE＜２：０＞（表３
参照）でのようにメインになる部分が(１)2となる値の
みチェックし、残りは(０)2の値を送り出せば良い。し
たがって、２０ビットに関する６ビットアドレスデコー
ダ（決定部（２８））を容易に設計することができる。
値を出力する場合は、エンコーダ（エンコーディング部
（２７））を用いる。即ち、２０ビットを５ビットに作
り２０ビットデータレジスターDATAREG＜１９：０＞に
あるそれぞれの値にデコーディング部（９）で示した選
択アドレス値BS＜７：０＞を代入する。上位ビットの５
番ビットは、マッチタイプ命令MTTYPE＜２：０＞（表３
参照）でのようにメインになる部分が(１)2となる値の
みチェックし、残りは(０)2の値を送り出せば良い。し
たがって、２０ビットに関する６ビットアドレスデコー
ダ（決定部（２８））を容易に設計することができる。
【００５３】マッチ信号MATCHがイネーブルされ、２０
ビットデータレジスターDATAREG＜１９：０＞に、以前
の状態値がクロック信号CLKのフォーリングエッジに同
期して値を貯蔵したあと出力し、次のデータ状態値ST＜
３９：０＞を送り出せとの制御信号SHIFTがイネーブル
されると、最初の上位値は消去されその次の値に該当す
るアドレスを出力することになる。
ビットデータレジスターDATAREG＜１９：０＞に、以前
の状態値がクロック信号CLKのフォーリングエッジに同
期して値を貯蔵したあと出力し、次のデータ状態値ST＜
３９：０＞を送り出せとの制御信号SHIFTがイネーブル
されると、最初の上位値は消去されその次の値に該当す
るアドレスを出力することになる。
【００５４】例えば、マッチ信号MATCHがイネーブルし
貯蔵される状態値は、データレジスターDATAREG＜１
９：０＞が(00001000010000100001)2、アドレス生成デ
ータADDGEN＜５：０＞が(011000)2となる。このとき、
マッチ信号MATCHがディスエーブルされ、制御信号SHIFT
がイネーブルされながらデータレジスターDATAREG＜１
９：０＞とアドレス生成データADDGEN＜５：０＞は次の
ように変化する。データレジスターDATAREG＜１９：０
＞が(00000000010000100001)2、アドレス生成データADD
GEN＜５：０＞が(010000)2になる。
貯蔵される状態値は、データレジスターDATAREG＜１
９：０＞が(00001000010000100001)2、アドレス生成デ
ータADDGEN＜５：０＞が(011000)2となる。このとき、
マッチ信号MATCHがディスエーブルされ、制御信号SHIFT
がイネーブルされながらデータレジスターDATAREG＜１
９：０＞とアドレス生成データADDGEN＜５：０＞は次の
ように変化する。データレジスターDATAREG＜１９：０
＞が(00000000010000100001)2、アドレス生成データADD
GEN＜５：０＞が(010000)2になる。
【００５５】このようにアドレス値を消去するために
は、第４と第３のアドレスをもってエンコーダ（図示せ
ず）を作らなければならないが、例でアドレス生成デー
タ値(011000)2を与えると二つのアドレス値をもってイ
ンコーダ（図示せず）でアドレス生成データ値(011000)
2を解析し、エンコーダ（図示せず）に該当する部分に
(１)2を与えるとインバータ（図示せず）を経てアンド
ゲート（図示せず）の入力値で受けて消去する機能を行
うのである。ここで、第５のアドレスはマッチタイプ命
令MTTYPE＜２：０＞に従い決定される。
は、第４と第３のアドレスをもってエンコーダ（図示せ
ず）を作らなければならないが、例でアドレス生成デー
タ値(011000)2を与えると二つのアドレス値をもってイ
ンコーダ（図示せず）でアドレス生成データ値(011000)
2を解析し、エンコーダ（図示せず）に該当する部分に
(１)2を与えるとインバータ（図示せず）を経てアンド
ゲート（図示せず）の入力値で受けて消去する機能を行
うのである。ここで、第５のアドレスはマッチタイプ命
令MTTYPE＜２：０＞に従い決定される。
【００５６】このような方法で、マッチタイプ命令MTTY
PE＜２：０＞に従う値とアドレス値ADD＜５：３＞の組
み合わせに従い、比較データ値COMP＜３９：０＞及びデ
ータ状態値ST＜３９：０＞に関するアドレス情報を知る
ことができるのである。
PE＜２：０＞に従う値とアドレス値ADD＜５：３＞の組
み合わせに従い、比較データ値COMP＜３９：０＞及びデ
ータ状態値ST＜３９：０＞に関するアドレス情報を知る
ことができるのである。
【００５７】終りに、データ状態値ST＜３９：０＞を計
算する場合（ｅ）はデータレジスターに値DATAREG＜１
９：０＞により計算する。ここでは、(１)2の値が四つ
以上表現されないため３ビットに表現した。
算する場合（ｅ）はデータレジスターに値DATAREG＜１
９：０＞により計算する。ここでは、(１)2の値が四つ
以上表現されないため３ビットに表現した。
【００５８】CAM（６）でエントリー貯蔵部（８）の各
単位エントリー貯蔵部（１１ａ−１１ｈ）は、単位ロー
（又は単位カラム）ごとのテストで一つのローリダンダ
ンシー（又はカラムリダンダンシー）でフェイルセルが
五つ以上検出されると、該当するロー又はカラムリダン
ダンシーを固定させる固定フラグ（fix flag）を貯蔵す
る固定フラグ貯蔵所（１６）を含む。
単位エントリー貯蔵部（１１ａ−１１ｈ）は、単位ロー
（又は単位カラム）ごとのテストで一つのローリダンダ
ンシー（又はカラムリダンダンシー）でフェイルセルが
五つ以上検出されると、該当するロー又はカラムリダン
ダンシーを固定させる固定フラグ（fix flag）を貯蔵す
る固定フラグ貯蔵所（１６）を含む。
【００５９】このような固定フラグ（fix flag）は、単
位ロー（又は単位カラム）ごとにテストを行うとき一つ
のロー（又はカラム）で五つ以上のフェイルセルが発生
すれば、ヒューズの構成上ローヒューズ（又はカラムヒ
ューズ）を必ず用いなければならないためである。
位ロー（又は単位カラム）ごとにテストを行うとき一つ
のロー（又はカラム）で五つ以上のフェイルセルが発生
すれば、ヒューズの構成上ローヒューズ（又はカラムヒ
ューズ）を必ず用いなければならないためである。
【００６０】図７ａは、図１のブロック図のうちの臨時
バッファ部（４）を示す詳細なブロック図である。図７
aに示されているように、臨時バッファ部（４）はテス
ト部（１）でテストして出力されたフェイルアドレスデ
ータFADを貯蔵する二つの臨時バッファ（３１、３２）
と、フェイルアドレスデータFADを二つの臨時バッファ
（３１、３２）中一つの臨時バッファ（３１又は３２）
に選択的に伝送する入力選択部（３３）と、各臨時バッ
ファ（３１又は３２）から出力されたデータを選択的に
出力する出力選択部（３４）と、入力選択部（３３）と
出力選択部（３４）の選択動作を制御する選択制御部
（３５）を含む。
バッファ部（４）を示す詳細なブロック図である。図７
aに示されているように、臨時バッファ部（４）はテス
ト部（１）でテストして出力されたフェイルアドレスデ
ータFADを貯蔵する二つの臨時バッファ（３１、３２）
と、フェイルアドレスデータFADを二つの臨時バッファ
（３１、３２）中一つの臨時バッファ（３１又は３２）
に選択的に伝送する入力選択部（３３）と、各臨時バッ
ファ（３１又は３２）から出力されたデータを選択的に
出力する出力選択部（３４）と、入力選択部（３３）と
出力選択部（３４）の選択動作を制御する選択制御部
（３５）を含む。
【００６１】図７ｂは、図７ａのブロック図のうちの臨
時バッファ（３１）を示す詳細なブロック図である。図
７bに示されているように、入力選択部（３３）から入
力されたフェイルアドレスデータFADを貯蔵する複数個
のレジスター（３６、３７ａ−３７ｄ）と、レジスター
（３６、３７ａ−３７ｄ）にリペア解析動作を行わなけ
ればならないデータが入っている状態を示す有効フラグ
（valid flag）を貯蔵する有効フラグ貯蔵部（３８）を
含む。
時バッファ（３１）を示す詳細なブロック図である。図
７bに示されているように、入力選択部（３３）から入
力されたフェイルアドレスデータFADを貯蔵する複数個
のレジスター（３６、３７ａ−３７ｄ）と、レジスター
（３６、３７ａ−３７ｄ）にリペア解析動作を行わなけ
ればならないデータが入っている状態を示す有効フラグ
（valid flag）を貯蔵する有効フラグ貯蔵部（３８）を
含む。
【００６２】レジスター（３６、３７ａ−３７ｄ）は、
メインデータを貯蔵する一つのメインレジスター（３
６）とサブデータを貯蔵する四つのサブレジスター（３
７ａ−３７ｄ）で構成される。ここで、サブレジスター
（３７ａ−３７ｄ）の個数が四つになる理由はスペアロ
ーとスペアカラムの個数が四つずつであるためである。
メインデータを貯蔵する一つのメインレジスター（３
６）とサブデータを貯蔵する四つのサブレジスター（３
７ａ−３７ｄ）で構成される。ここで、サブレジスター
（３７ａ−３７ｄ）の個数が四つになる理由はスペアロ
ーとスペアカラムの個数が四つずつであるためである。
【００６３】入力選択部（３３）は、現在のテストタイ
プがローアドレスを固定させ、カラムアドレスを変化さ
せながらテストを進めさせるタイプであれば、制御部
（７）からのテストタイプ信号TSTPがローレベルとな
り、ローフェイルアドレスデータFADをメインデータMD
に選択してメインレジスター（３６）に貯蔵し、カラム
フェイルアドレスデータFADをサブデータSDに選択して
サブレジスター（３７ａ−３７ｄ）に貯蔵する。
プがローアドレスを固定させ、カラムアドレスを変化さ
せながらテストを進めさせるタイプであれば、制御部
（７）からのテストタイプ信号TSTPがローレベルとな
り、ローフェイルアドレスデータFADをメインデータMD
に選択してメインレジスター（３６）に貯蔵し、カラム
フェイルアドレスデータFADをサブデータSDに選択して
サブレジスター（３７ａ−３７ｄ）に貯蔵する。
【００６４】逆に、現在のテストタイプがカラムアドレ
スを固定させローアドレスを変化させながらテストを進
めさせるタイプであれば、テストタイプ信号TSTPがハイ
レベルとなり、カラムフェイルアドレスデータFADをメ
インデータMDに選択してメインレジスター（３６）に貯
蔵し、ローフェイルアドレスデータFADをサブデータSD
に選択してサブレジスター（３７ａ−３７ｄ）に貯蔵す
る。
スを固定させローアドレスを変化させながらテストを進
めさせるタイプであれば、テストタイプ信号TSTPがハイ
レベルとなり、カラムフェイルアドレスデータFADをメ
インデータMDに選択してメインレジスター（３６）に貯
蔵し、ローフェイルアドレスデータFADをサブデータSD
に選択してサブレジスター（３７ａ−３７ｄ）に貯蔵す
る。
【００６５】さらに、入力選択部（３３）はテストが行
われフェイルセルが発生すると、データ記録信号DWRが
入力され臨時バッファ（３１又は３２）にバッファライ
ト信号BWRを印加し、メインデータMDとサブデータSDが
選択された臨時バッファ（３１又は３２）のメインレジ
スター（３６）とサブレジスター（３７ａ−３７ｄ）に
それぞれ貯蔵する。
われフェイルセルが発生すると、データ記録信号DWRが
入力され臨時バッファ（３１又は３２）にバッファライ
ト信号BWRを印加し、メインデータMDとサブデータSDが
選択された臨時バッファ（３１又は３２）のメインレジ
スター（３６）とサブレジスター（３７ａ−３７ｄ）に
それぞれ貯蔵する。
【００６６】制御部（７）からリペア解析イネーブル信
号RAENが印加されると、以前の単位ロー（又は単位カラ
ム）のテストが終了し次の単位ロー（又は単位カラム）
のテストを行い、以前のテストが進められた単位ロー
（又は単位カラム）のフェイルセルに対するリペア解析
動作を行うことになる。
号RAENが印加されると、以前の単位ロー（又は単位カラ
ム）のテストが終了し次の単位ロー（又は単位カラム）
のテストを行い、以前のテストが進められた単位ロー
（又は単位カラム）のフェイルセルに対するリペア解析
動作を行うことになる。
【００６７】さらに、選択された臨時バッファ（３１又
は３２）に入力選択部（３３）からの有効データセット
信号VSETを印加し、有効フラグをセットして処理すべき
データが入っていることを示し、入力選択部（３３）か
らのバッファ選択信号BSELのレベル状態を変化させ、臨
時バッファ等（３１、３２）の入力経路と出力経路を互
いに替えることになる。
は３２）に入力選択部（３３）からの有効データセット
信号VSETを印加し、有効フラグをセットして処理すべき
データが入っていることを示し、入力選択部（３３）か
らのバッファ選択信号BSELのレベル状態を変化させ、臨
時バッファ等（３１、３２）の入力経路と出力経路を互
いに替えることになる。
【００６８】バッファ制御部（３５）はバッファ選択信
号BSELを入力選択部（３３）に印加し、バッファ選択信
号BSELと位相が逆、即ち反転した信号の反転バッファ選
択信号／BSELを出力選択部（３４）に印加し、二つの臨
時バッファ（３１、３２）中で何れか一つの臨時バッフ
ァ（３１又は３２）にテスト部（１）からのフェイルア
ドレスデータRADが入力されて貯蔵され、他の一つの臨
時バッファ（３２又は３１）はリペア解析を行うため貯
蔵されたデータを出力することになる。したがって、テ
スト動作とリペア解析を同時に行うことができる。
号BSELを入力選択部（３３）に印加し、バッファ選択信
号BSELと位相が逆、即ち反転した信号の反転バッファ選
択信号／BSELを出力選択部（３４）に印加し、二つの臨
時バッファ（３１、３２）中で何れか一つの臨時バッフ
ァ（３１又は３２）にテスト部（１）からのフェイルア
ドレスデータRADが入力されて貯蔵され、他の一つの臨
時バッファ（３２又は３１）はリペア解析を行うため貯
蔵されたデータを出力することになる。したがって、テ
スト動作とリペア解析を同時に行うことができる。
【００６９】このように構成される半導体メモリ装置に
よるリペア解析動作は次の通りである。
よるリペア解析動作は次の通りである。
【００７０】先ず、テスト部（１）が任意の何番目のロ
ー（又はカラム）をテストしフェイルセルが発生する場
合、発生したフェイルセルのフェイルアドレスデータFA
Dをデータライト命令DWRを用いて二つの臨時バッファ
（３１、３２）中で、空いている臨時バッファ（３１又
は３２）にライトする。ここで、空いているバッファの
選択は入力選択部（３３）のバッファ選択信号BSELを用
いて制御される。
ー（又はカラム）をテストしフェイルセルが発生する場
合、発生したフェイルセルのフェイルアドレスデータFA
Dをデータライト命令DWRを用いて二つの臨時バッファ
（３１、３２）中で、空いている臨時バッファ（３１又
は３２）にライトする。ここで、空いているバッファの
選択は入力選択部（３３）のバッファ選択信号BSELを用
いて制御される。
【００７１】次いで、任意の何番目のロー（又はカラ
ム）のテストが終了すると、次番目のロー（又はカラ
ム）のテストを行いフェイルセルが発生する場合、前記
の段階で検出されたフェイルセルのフェイルアドレスデ
ータFADが貯蔵された臨時バッファ（３１又は３２）で
ない残りの一つの臨時バッファ（３１又は３２）に、デ
ータライト命令DWRを用いてフェイルセルのフェイルア
ドレスデータFADをライトする。
ム）のテストが終了すると、次番目のロー（又はカラ
ム）のテストを行いフェイルセルが発生する場合、前記
の段階で検出されたフェイルセルのフェイルアドレスデ
ータFADが貯蔵された臨時バッファ（３１又は３２）で
ない残りの一つの臨時バッファ（３１又は３２）に、デ
ータライト命令DWRを用いてフェイルセルのフェイルア
ドレスデータFADをライトする。
【００７２】これとともに、最初の段階で貯蔵された臨
時バッファ（３１又は３２）のフェイルセルに対するフ
ェイルアドレスデータFADをデータバッファ（５）に伝
送し、任意の何番目のロー（又はカラム）のフェイルセ
ルに対しリペア解析を行う。
時バッファ（３１又は３２）のフェイルセルに対するフ
ェイルアドレスデータFADをデータバッファ（５）に伝
送し、任意の何番目のロー（又はカラム）のフェイルセ
ルに対しリペア解析を行う。
【００７３】次いで、前記の第２の段階から再び繰り返
して行う。
して行う。
【００７４】前記の半導体メモリ装置の動作を、図８に
示すフローチャートを参照して詳しく説明する。
示すフローチャートを参照して詳しく説明する。
【００７５】先ず、データ待機状態Ｓ１は、単位ローテ
ストが進められ、臨時バッファ部（４）にフェイルアド
レスデータFADが貯蔵されるまで待機する段階である。
ストが進められ、臨時バッファ部（４）にフェイルアド
レスデータFADが貯蔵されるまで待機する段階である。
【００７６】データバッファライト状態Ｓ２は、ビルト
インセルフテストによる単位ローテストの実施を終了
し、臨時バッファ部（４）に貯蔵されたフェイルアドレ
スデータFADをデータバッファ（５）に伝送する段階で
ある。
インセルフテストによる単位ローテストの実施を終了
し、臨時バッファ部（４）に貯蔵されたフェイルアドレ
スデータFADをデータバッファ（５）に伝送する段階で
ある。
【００７７】次いで、第１のエントリー収集状態（firs
t entry collection state）Ｓ３は、CAM（６）の内部
に貯蔵されたフェイルアドレスデータFADをデータバッ
ファ（５）に伝送した後、単位エントリー貯蔵部（１１
ａ−１１ｈ）を整える段階である。
t entry collection state）Ｓ３は、CAM（６）の内部
に貯蔵されたフェイルアドレスデータFADをデータバッ
ファ（５）に伝送した後、単位エントリー貯蔵部（１１
ａ−１１ｈ）を整える段階である。
【００７８】次に、リペア解析プロセス状態Ｓ４はデー
タバッファ（５）に貯蔵されたデータをCAM（６）にラ
イトする動作を行う。
タバッファ（５）に貯蔵されたデータをCAM（６）にラ
イトする動作を行う。
【００７９】終りに、第２のエントリー収集状態（seco
nd entry collection state）Ｓ５は、データバッファ
（５）のフェイルアドレスデータFADをCAM（６）の内部
にライトした後、単位エントリー貯蔵部（１１ａ−１１
ｈ）を再び整える段階である。
nd entry collection state）Ｓ５は、データバッファ
（５）のフェイルアドレスデータFADをCAM（６）の内部
にライトした後、単位エントリー貯蔵部（１１ａ−１１
ｈ）を再び整える段階である。
【００８０】第２のエントリー収集状態Ｓ５でデータ整
理過程が終了すると、再びデータ待機状態Ｓ１に戻り、
前記の動作等を繰り返すことになる。
理過程が終了すると、再びデータ待機状態Ｓ１に戻り、
前記の動作等を繰り返すことになる。
【００８１】ここで、データバッファライト状態Ｓ２で
臨時バッファ部（４）の臨時バッファ（３１又は３２）
に貯蔵されたアドレスデータFADをデータバッファ
（５）に伝送する方法は、次のような規則に従って行わ
れる。
臨時バッファ部（４）の臨時バッファ（３１又は３２）
に貯蔵されたアドレスデータFADをデータバッファ
（５）に伝送する方法は、次のような規則に従って行わ
れる。
【００８２】先ず、CAM（６）内部の単位エントリー貯
蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１
２）と臨時バッファ部（４）のローデータと比較し同じ
ものがあれば、メインエントリー貯蔵所（１２）とサブ
エントリー貯蔵所（１３ａ−１３ｄ）のデータをデータ
バッファ（５）に伝送し、臨時バッファ部（４）のデー
タをデータバッファ（５）に伝送する。このような動作
は、第１のテストアイテム（例えば、バーンインテス
ト）でテストを行った後、第２のテストアイテム（例え
ば、スペシャルテスト）でテストを行う場合の規則であ
る。
蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１
２）と臨時バッファ部（４）のローデータと比較し同じ
ものがあれば、メインエントリー貯蔵所（１２）とサブ
エントリー貯蔵所（１３ａ−１３ｄ）のデータをデータ
バッファ（５）に伝送し、臨時バッファ部（４）のデー
タをデータバッファ（５）に伝送する。このような動作
は、第１のテストアイテム（例えば、バーンインテス
ト）でテストを行った後、第２のテストアイテム（例え
ば、スペシャルテスト）でテストを行う場合の規則であ
る。
【００８３】次に、単位エントリー貯蔵部（１１ａ−１
１ｄ）のメインエントリー貯蔵所（１２）のデータと臨
時バッファ部（４）のローデータを比較して同じものが
なく、単位エントリー貯蔵部（１１ｅ−１１ｈ）のサブ
エントリー貯蔵所（１３ａ−１３ｄ）に同じデータがあ
れば、単位エントリー貯蔵部（１１ｅ−１１ｈ）のその
同じサブエントリーデータ、及びそのサブエントリーデ
ータに該当するメインエントリーデータをデータバッフ
ァ（５）に伝送し、臨時バッファ部（４）のデータをデ
ータバッファ（５）に伝送する。
１ｄ）のメインエントリー貯蔵所（１２）のデータと臨
時バッファ部（４）のローデータを比較して同じものが
なく、単位エントリー貯蔵部（１１ｅ−１１ｈ）のサブ
エントリー貯蔵所（１３ａ−１３ｄ）に同じデータがあ
れば、単位エントリー貯蔵部（１１ｅ−１１ｈ）のその
同じサブエントリーデータ、及びそのサブエントリーデ
ータに該当するメインエントリーデータをデータバッフ
ァ（５）に伝送し、臨時バッファ部（４）のデータをデ
ータバッファ（５）に伝送する。
【００８４】このような動作は、第１のテストアイテム
（例えば、バーンインテスト）でテストが進められてい
る場合であるか、又は第２のテストアイテム（例えば、
スペシャルテスト）でテストが進められている場合の規
則である。何故ならば、第１のテストアイテムでテスト
を行い検出されたフェイルセルが、第２のテストアイテ
ムでテストを進めて必ずフェイルにならない場合が発生
するためである。
（例えば、バーンインテスト）でテストが進められてい
る場合であるか、又は第２のテストアイテム（例えば、
スペシャルテスト）でテストが進められている場合の規
則である。何故ならば、第１のテストアイテムでテスト
を行い検出されたフェイルセルが、第２のテストアイテ
ムでテストを進めて必ずフェイルにならない場合が発生
するためである。
【００８５】終りに、臨時バッファ部（４）のローデー
タと同じデータが単位エントリー貯蔵部（１１ａ−１１
ｄ）のメインエントリー貯蔵所（１２）と、単位エント
リー貯蔵部（１１ｅ−１１ｈ）のサブエントリー貯蔵所
（１３ａ−１３ｄ）に存在しなければ、臨時バッファ部
（４）のデータをデータバッファ（５）に伝送する。
タと同じデータが単位エントリー貯蔵部（１１ａ−１１
ｄ）のメインエントリー貯蔵所（１２）と、単位エント
リー貯蔵部（１１ｅ−１１ｈ）のサブエントリー貯蔵所
（１３ａ−１３ｄ）に存在しなければ、臨時バッファ部
（４）のデータをデータバッファ（５）に伝送する。
【００８６】さらに、第１のエントリー収集状態Ｓ３
は、次に進められるリペア解析プロセッシング、即ちデ
ータバッファ（５）のフェイルアドレスデータFADをCAM
（６）の内部にライトする作業に備えて効率的な再配列
（rearrangement）を行うことである。
は、次に進められるリペア解析プロセッシング、即ちデ
ータバッファ（５）のフェイルアドレスデータFADをCAM
（６）の内部にライトする作業に備えて効率的な再配列
（rearrangement）を行うことである。
【００８７】図９は、第１のエントリー収集状態（Ｓ
３）で行われる再配列の一例であり、ここに示されたよ
うに、現在のテストアイテムがロースキャンテストであ
れば、単位エントリー貯蔵部（１１ａ−１１ｄ）を整
え、単位エントリー貯蔵部（１１ｅ−１１ｈ）にデータ
を伝送する。
３）で行われる再配列の一例であり、ここに示されたよ
うに、現在のテストアイテムがロースキャンテストであ
れば、単位エントリー貯蔵部（１１ａ−１１ｄ）を整
え、単位エントリー貯蔵部（１１ｅ−１１ｈ）にデータ
を伝送する。
【００８８】即ち、単位エントリー貯蔵部（１１ａ−１
１ｄ）のサブエントリー貯蔵所（１３ａ−１３ｄ）のデ
ータと、単位エントリー貯蔵部（１１ｅ−１１ｈ）のメ
インエントリー貯蔵所（１２）のデータを比較し同じデ
ータがある場合、その同じデータ（図８で第２のカラム
データ、及び第６のローデータ）のメインエントリー貯
蔵所（１２）に貯蔵されたローデータ（図８で第１、３
及び５）を単位エントリー貯蔵部（１１ｅ−１１ｈ）の
同じデータのサブエントリー貯蔵所（１３ａ−１３ｄ）
に伝送し、単位エントリー貯蔵部（１１ａ−１１ｄ）を
最大限空けておく。このような動作を行う理由は、ロー
スキャンテストでデータバッファ（５）に貯蔵されたデ
ータが一つのローアドレスと多数のカラムアドレスを有
するためである。一方、現在のテストアイテムがカラム
スキャンテストであれば、単位エントリー貯蔵部（１１
ｅ−１１ｈ）を前記のような方法に従って整え、同じデ
ータを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送
する。
１ｄ）のサブエントリー貯蔵所（１３ａ−１３ｄ）のデ
ータと、単位エントリー貯蔵部（１１ｅ−１１ｈ）のメ
インエントリー貯蔵所（１２）のデータを比較し同じデ
ータがある場合、その同じデータ（図８で第２のカラム
データ、及び第６のローデータ）のメインエントリー貯
蔵所（１２）に貯蔵されたローデータ（図８で第１、３
及び５）を単位エントリー貯蔵部（１１ｅ−１１ｈ）の
同じデータのサブエントリー貯蔵所（１３ａ−１３ｄ）
に伝送し、単位エントリー貯蔵部（１１ａ−１１ｄ）を
最大限空けておく。このような動作を行う理由は、ロー
スキャンテストでデータバッファ（５）に貯蔵されたデ
ータが一つのローアドレスと多数のカラムアドレスを有
するためである。一方、現在のテストアイテムがカラム
スキャンテストであれば、単位エントリー貯蔵部（１１
ｅ−１１ｈ）を前記のような方法に従って整え、同じデ
ータを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送
する。
【００８９】データバッファライト状態Ｓ２と、第１の
エントリー収集状態Ｓ３でCAM（６）内部のデータを移
動する動作が終了すれば、伝送されたデータを貯蔵して
いた以前の単位エントリー貯蔵部（１１ａ−１１ｈ）の
メイン又はサブエントリー貯蔵所（１２、１３ａ−１３
ｄ）は、状態フラグ貯蔵所（１４、１５ａ−１５ｄ）に
そのメイン又はサブエントリー貯蔵所（１２、１３ａ−
１３ｄ）が空いていることを知らせる状態フラグ（stat
e flag）を貯蔵させ、再びデータを貯蔵することができ
る状態であることを示す。
エントリー収集状態Ｓ３でCAM（６）内部のデータを移
動する動作が終了すれば、伝送されたデータを貯蔵して
いた以前の単位エントリー貯蔵部（１１ａ−１１ｈ）の
メイン又はサブエントリー貯蔵所（１２、１３ａ−１３
ｄ）は、状態フラグ貯蔵所（１４、１５ａ−１５ｄ）に
そのメイン又はサブエントリー貯蔵所（１２、１３ａ−
１３ｄ）が空いていることを知らせる状態フラグ（stat
e flag）を貯蔵させ、再びデータを貯蔵することができ
る状態であることを示す。
【００９０】図１０ａ及び図１０ｂは、データ再配列
（data rearrangement）動作中に移動（move）動作を行
う場合を、例を挙げて概略的に示したブロック図であ
る。
（data rearrangement）動作中に移動（move）動作を行
う場合を、例を挙げて概略的に示したブロック図であ
る。
【００９１】図１０ａは、フェイルセルのアドレスデー
タに従う配置を示した配置図であり、黒色で示されたの
は以前のテストアイテムに従い発生したフェイルセルの
アドレスデータを示し、白色で示されたのは現在のテス
トアイテムに従い発生したフェイルセルのアドレスデー
タを示す。
タに従う配置を示した配置図であり、黒色で示されたの
は以前のテストアイテムに従い発生したフェイルセルの
アドレスデータを示し、白色で示されたのは現在のテス
トアイテムに従い発生したフェイルセルのアドレスデー
タを示す。
【００９２】即ち、第１のテストアイテム（例えば、バ
ーンインテスト）によるテストの結果、第１のローで第
２、３、５及び７のカラムのセルがフェイルになり、第
２のローで第２、３及び５のカラムのセルがフェイルに
なり、第３のローで第２及び３のカラムのセルがフェイ
ルになり、第４のローで第２のカラムのセルがフェイル
になった場合、第２のテストアイテム（例えば、スペシ
ャルテスト）によるテストの結果、第５のローで第３、
４、６及び８のカラムのセルがフェイルになったのであ
れば、単位エントリー貯蔵部（１１ａ−１１ｄ）は四つ
のメインエントリー貯蔵所（１５）を有するため貯蔵す
る空間がなくなる。
ーンインテスト）によるテストの結果、第１のローで第
２、３、５及び７のカラムのセルがフェイルになり、第
２のローで第２、３及び５のカラムのセルがフェイルに
なり、第３のローで第２及び３のカラムのセルがフェイ
ルになり、第４のローで第２のカラムのセルがフェイル
になった場合、第２のテストアイテム（例えば、スペシ
ャルテスト）によるテストの結果、第５のローで第３、
４、６及び８のカラムのセルがフェイルになったのであ
れば、単位エントリー貯蔵部（１１ａ−１１ｄ）は四つ
のメインエントリー貯蔵所（１５）を有するため貯蔵す
る空間がなくなる。
【００９３】もし、第５のローで四つのフェイルセルが
見出された場合、単位エントリー貯蔵部（１１ａ−１１
ｄ）に空いた空間がなくなるが、単位エントリー貯蔵部
（１１ａ−１１ｄ）の第４のメインエントリー貯蔵所
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）の個数が一つなので、データを単位エントリー貯
蔵部（１１ｅ−１１ｈ）に移動（move）する。
見出された場合、単位エントリー貯蔵部（１１ａ−１１
ｄ）に空いた空間がなくなるが、単位エントリー貯蔵部
（１１ａ−１１ｄ）の第４のメインエントリー貯蔵所
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）の個数が一つなので、データを単位エントリー貯
蔵部（１１ｅ−１１ｈ）に移動（move）する。
【００９４】このとき、他のメインエントリー貯蔵所
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）のデータ等と比較し、同じものがあれば同時に移
動する。
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）のデータ等と比較し、同じものがあれば同時に移
動する。
【００９５】したがって、単位エントリー貯蔵部（１１
ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）
に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）を
空け、第５のローで発生した四つのフェイルセルに対す
るアドレスを貯蔵することができるため、効果的にリペ
アすることができるできるようになる。
ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）
に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）を
空け、第５のローで発生した四つのフェイルセルに対す
るアドレスを貯蔵することができるため、効果的にリペ
アすることができるできるようになる。
【００９６】図１０ｂは、前記の動作を簡略に示すクロ
ック図である。
ック図である。
【００９７】ここに示されたように、単位エントリー貯
蔵部（１１ａ、１１ｄ）の第４のメインエントリー貯蔵
所（１２）に該当するサブエントリー貯蔵所（１３ａ、
１３ｄ）には一つのカラムフェイルアドレスデータFA
D、即ち第２のカラムフェイルアドレスデータFADのみ貯
蔵されているため、これを単位エントリー貯蔵部（１１
ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に移動
させる。
蔵部（１１ａ、１１ｄ）の第４のメインエントリー貯蔵
所（１２）に該当するサブエントリー貯蔵所（１３ａ、
１３ｄ）には一つのカラムフェイルアドレスデータFA
D、即ち第２のカラムフェイルアドレスデータFADのみ貯
蔵されているため、これを単位エントリー貯蔵部（１１
ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に移動
させる。
【００９８】このとき、第４のメインエントリー貯蔵所
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）のカラムアドレスデータ、即ち第２のカラムアド
レスデータと同じカラムアドレスデータが第１、２及び
３のメインエントリー貯蔵所（１２）に該当するサブエ
ントリー貯蔵所（１３ａ−１３ｄ）に存在するので、第
４のメインエントリー貯蔵所（１２）のサブエントリー
貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータを移動さ
せるとき、同時に同じカラムフェイルアドレスデータFA
Dを移動させる。
（１２）に該当するサブエントリー貯蔵所（１３ａ−１
３ｄ）のカラムアドレスデータ、即ち第２のカラムアド
レスデータと同じカラムアドレスデータが第１、２及び
３のメインエントリー貯蔵所（１２）に該当するサブエ
ントリー貯蔵所（１３ａ−１３ｄ）に存在するので、第
４のメインエントリー貯蔵所（１２）のサブエントリー
貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータを移動さ
せるとき、同時に同じカラムフェイルアドレスデータFA
Dを移動させる。
【００９９】したがって、単位エントリー貯蔵部（１１
ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）
に第５のローのフェイルアドレスデータFADを貯蔵する
ことができる。
ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）
に第５のローのフェイルアドレスデータFADを貯蔵する
ことができる。
【０１００】図１１ａ及び図１１ｂは、データ再配列
（data rearrangement）動作中で交換（exchange）動作
を行う場合を例に挙げ、概略的に示すブロック図であ
る。
（data rearrangement）動作中で交換（exchange）動作
を行う場合を例に挙げ、概略的に示すブロック図であ
る。
【０１０１】図１１ａは、フェイルセルのアドレスデー
タに従う配置を示す配置図であり、黒色で示されたのは
以前のテストアイテムに従い発生したフェイルセルのア
ドレスデータを示し、白色で示されたのは現在のテスト
アイテムに従い発生したフェイルセルのアドレスデータ
を示す。
タに従う配置を示す配置図であり、黒色で示されたのは
以前のテストアイテムに従い発生したフェイルセルのア
ドレスデータを示し、白色で示されたのは現在のテスト
アイテムに従い発生したフェイルセルのアドレスデータ
を示す。
【０１０２】即ち、第１のテストアイテム（例えば、バ
ーンインテスト）によるテストの結果、第１、２、３及
び４のローで第２、３、４及び５のカラムのセルがフェ
イルになり単位エントリー貯蔵部（１１ａ−１１ｄ）に
貯蔵し、第５、６、７及び８のローで第６、７、８及び
９のカラムのセルがフェイルになり単位エントリー貯蔵
部（１１ｅ−１１ｈ）に貯蔵された場合、第２のテスト
アイテム（例えば、スペシャルテスト）によるテストの
結果、第８のローで第１のカラムのセルがフェイルにな
ったのであれば、第８のローでは四つ以上（ここでは五
つ）のフェイルセルが発生したため、第８のローヒュー
ズを無条件用いるよう固定フラグを利用して固定させ
る。
ーンインテスト）によるテストの結果、第１、２、３及
び４のローで第２、３、４及び５のカラムのセルがフェ
イルになり単位エントリー貯蔵部（１１ａ−１１ｄ）に
貯蔵し、第５、６、７及び８のローで第６、７、８及び
９のカラムのセルがフェイルになり単位エントリー貯蔵
部（１１ｅ−１１ｈ）に貯蔵された場合、第２のテスト
アイテム（例えば、スペシャルテスト）によるテストの
結果、第８のローで第１のカラムのセルがフェイルにな
ったのであれば、第８のローでは四つ以上（ここでは五
つ）のフェイルセルが発生したため、第８のローヒュー
ズを無条件用いるよう固定フラグを利用して固定させ
る。
【０１０３】しかし、単位エントリー貯蔵部（１１ａ−
１１ｄ）のメインエントリー貯蔵所（１２）には、固定
させなければならない第８のローアドレスデータが貯蔵
されていない。
１１ｄ）のメインエントリー貯蔵所（１２）には、固定
させなければならない第８のローアドレスデータが貯蔵
されていない。
【０１０４】それで、単位エントリー貯蔵部（１１ｅ−
１１ｈ）のサブエントリー貯蔵所等（１３ａ−１３ｄ）
に第８のローアドレスデータが貯蔵されているため、単
位エントリー貯蔵部（１１ａ−１１ｄ）に貯蔵されたデ
ータと単位エントリー貯蔵部（１１ｅ−１１ｈ）のデー
タを交換（exchange）し、第８のローを固定（fix）さ
せることができるようにする。
１１ｈ）のサブエントリー貯蔵所等（１３ａ−１３ｄ）
に第８のローアドレスデータが貯蔵されているため、単
位エントリー貯蔵部（１１ａ−１１ｄ）に貯蔵されたデ
ータと単位エントリー貯蔵部（１１ｅ−１１ｈ）のデー
タを交換（exchange）し、第８のローを固定（fix）さ
せることができるようにする。
【０１０５】このような動作は、図２に示したように単
位エントリー貯蔵部（１１ａ−１１ｈ）中で、単位エン
トリー貯蔵部（１１ａ−１１ｄ）のデータをデータバッ
ファ（４）に伝送した後、単位エントリー貯蔵部（１１
ａ−１１ｄ）のデータを消去してからローフェイルアド
レスデータFADと、カラムフェイルアドレスデータFADを
合せて単位エントリー貯蔵部（１１ｅ−１１ｈ）のデー
タを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送
し、データバッファ（４）に貯蔵されたアドレスデータ
をローフェイルアドレスデータFADと、カラムフェイル
アドレスデータFADを合わせて単位エントリー貯蔵部
（１１ｅ−１１ｈ）に伝送することにより達成すること
ができる。
位エントリー貯蔵部（１１ａ−１１ｈ）中で、単位エン
トリー貯蔵部（１１ａ−１１ｄ）のデータをデータバッ
ファ（４）に伝送した後、単位エントリー貯蔵部（１１
ａ−１１ｄ）のデータを消去してからローフェイルアド
レスデータFADと、カラムフェイルアドレスデータFADを
合せて単位エントリー貯蔵部（１１ｅ−１１ｈ）のデー
タを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送
し、データバッファ（４）に貯蔵されたアドレスデータ
をローフェイルアドレスデータFADと、カラムフェイル
アドレスデータFADを合わせて単位エントリー貯蔵部
（１１ｅ−１１ｈ）に伝送することにより達成すること
ができる。
【０１０６】ここで、前記の全ての再配列動作を用いて
データバッファ（５）のアドレスデータをCAM（６）の
内部にライトできなければ、現在テストしたチップはリ
ペアが不可能な（unrepairable）チップになる。
データバッファ（５）のアドレスデータをCAM（６）の
内部にライトできなければ、現在テストしたチップはリ
ペアが不可能な（unrepairable）チップになる。
【０１０７】図１２は、リペア解析プロセス状態（Ｓ
４）で行われる動作を示すフローチャートである。
４）で行われる動作を示すフローチャートである。
【０１０８】ここに示されたようなフローチャートに従
いデータバッファ（５）のデータをCAM（６）にライト
する。
いデータバッファ（５）のデータをCAM（６）にライト
する。
【０１０９】第１に、単位エントリー貯蔵部（１１ａ−
１１ｄ）中で空いている単位エントリー貯蔵部（１１ａ
−１１ｄ）（即ち、メインエントリー貯蔵所（１２）及
びそれに伴うサブエントリー貯蔵所（１３ａ−１３
ｄ））があれば、空いている単位エントリー貯蔵部（１
１ａ−１１ｄ）にデータバッファ（５）のデータを貯蔵
する（Ｓ１１）。
１１ｄ）中で空いている単位エントリー貯蔵部（１１ａ
−１１ｄ）（即ち、メインエントリー貯蔵所（１２）及
びそれに伴うサブエントリー貯蔵所（１３ａ−１３
ｄ））があれば、空いている単位エントリー貯蔵部（１
１ａ−１１ｄ）にデータバッファ（５）のデータを貯蔵
する（Ｓ１１）。
【０１１０】ここで、単位エントリー貯蔵部（１１ａ−
１１ｄ）中で空いているか否かはメイン状態貯蔵所（１
４）、及びサブ状態貯蔵所（１５ａ−１５ｄ）に貯蔵さ
れた状態フラグを用いて判断することになる。
１１ｄ）中で空いているか否かはメイン状態貯蔵所（１
４）、及びサブ状態貯蔵所（１５ａ−１５ｄ）に貯蔵さ
れた状態フラグを用いて判断することになる。
【０１１１】第２に、単位エントリー貯蔵部（１１ｅ−
１１ｈ）のメインエントリー貯蔵所（１２）等とデータ
バッファ（５）のカラムフェイルアドレスデータ等FAD
と比較し同じデータがあれば、データバッファ（５）の
ローフェイルアドレスデータFADをその同じデータが貯
蔵された単位エントリー貯蔵部（１１ｅ−１１ｈ）のメ
インエントリー貯蔵所（１２）に該当する、サブエント
リー貯蔵所（１３ａ−１３ｄ）に貯蔵することになる
（Ｓ１２）。
１１ｈ）のメインエントリー貯蔵所（１２）等とデータ
バッファ（５）のカラムフェイルアドレスデータ等FAD
と比較し同じデータがあれば、データバッファ（５）の
ローフェイルアドレスデータFADをその同じデータが貯
蔵された単位エントリー貯蔵部（１１ｅ−１１ｈ）のメ
インエントリー貯蔵所（１２）に該当する、サブエント
リー貯蔵所（１３ａ−１３ｄ）に貯蔵することになる
（Ｓ１２）。
【０１１２】このとき、データバッファ（５）のカラム
フェイルアドレスデータFADが複数個あれば、その個数
ほど前記の第２の動作（Ｓ１２）を繰り返すことにな
る。
フェイルアドレスデータFADが複数個あれば、その個数
ほど前記の第２の動作（Ｓ１２）を繰り返すことにな
る。
【０１１３】CAM（６）の機能部（１０）で、データ比
較部（１７ａ−１７ｈ）でデータバッファ（５）に貯蔵
されたカラムフェイルアドレスデータFADと、単位エン
トリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯
蔵所（１２）に貯蔵されたデータを比較する。
較部（１７ａ−１７ｈ）でデータバッファ（５）に貯蔵
されたカラムフェイルアドレスデータFADと、単位エン
トリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯
蔵所（１２）に貯蔵されたデータを比較する。
【０１１４】このとき、単位エントリー貯蔵部（１１ｅ
−１１ｈ）の選択はアドレスADD＜５：３＞をデコーデ
ィング部（９）でデコーディングした選択信号BS＜７：
０＞に従い制御される。
−１１ｈ）の選択はアドレスADD＜５：３＞をデコーデ
ィング部（９）でデコーディングした選択信号BS＜７：
０＞に従い制御される。
【０１１５】さらに、アドレスADD＜２：０＞を用いて
現在比較されているデータがメインエントリー貯蔵所
（１２）に貯蔵されたデータであるか、又はサブエント
リー貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータであ
るか否かを判断して出力することになる。
現在比較されているデータがメインエントリー貯蔵所
（１２）に貯蔵されたデータであるか、又はサブエント
リー貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータであ
るか否かを判断して出力することになる。
【０１１６】次いで、データ位置状態比較部（１８）は
前記の動作による比較データCOMP＜３９：０＞を参照
し、制御部（７）にアドレス番号ADDNO＜２：０＞、ア
ドレス生成データADDGEN＜５：０＞及びデータレジスタ
ーDATAREG＜１９：０＞を出力し、データ比較部（１７
ａ−１７ｈ）の比較結果同じデータのある場合、ライト
命令WRを出力し該当する単位エントリー貯蔵部（１１ｅ
−１１ｈ）のメインエントリー貯蔵所（１２）に対する
サブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵するこ
とになる。
前記の動作による比較データCOMP＜３９：０＞を参照
し、制御部（７）にアドレス番号ADDNO＜２：０＞、ア
ドレス生成データADDGEN＜５：０＞及びデータレジスタ
ーDATAREG＜１９：０＞を出力し、データ比較部（１７
ａ−１７ｈ）の比較結果同じデータのある場合、ライト
命令WRを出力し該当する単位エントリー貯蔵部（１１ｅ
−１１ｈ）のメインエントリー貯蔵所（１２）に対する
サブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵するこ
とになる。
【０１１７】第３に、前記の第１の動作Ｓ１１と第２の
動作Ｓ１２を行いデータバッファ（５）のアドレスデー
タをCAM（６）に全て貯蔵できなければ、単位エントリ
ー貯蔵部（１１ｅ−１１ｈ）で各メインエントリー貯蔵
所（１２）に該当するサブエントリー貯蔵所（１３ａ−
１３ｄ）の個数（ここで、個数は状態貯蔵所（１４、１
５ａ−１５ｄ）の有効状態フラグが貯蔵されている状態
貯蔵所（１４、１５ａ−１５ｄ）の個数である）と、デ
ータバッファ（５）内のカラムフェイルアドレスデータ
FADの個数とを比較する（Ｓ１３）。
動作Ｓ１２を行いデータバッファ（５）のアドレスデー
タをCAM（６）に全て貯蔵できなければ、単位エントリ
ー貯蔵部（１１ｅ−１１ｈ）で各メインエントリー貯蔵
所（１２）に該当するサブエントリー貯蔵所（１３ａ−
１３ｄ）の個数（ここで、個数は状態貯蔵所（１４、１
５ａ−１５ｄ）の有効状態フラグが貯蔵されている状態
貯蔵所（１４、１５ａ−１５ｄ）の個数である）と、デ
ータバッファ（５）内のカラムフェイルアドレスデータ
FADの個数とを比較する（Ｓ１３）。
【０１１８】先ず、特定のメインエントリー貯蔵所（１
２）に該当するサブエントリー貯蔵所（１３ａ−１３
ｄ）の個数が、データバッファ（５）に貯蔵されたカラ
ムフェイルアドレスデータFADの個数より多ければ、単
位エントリー貯蔵部（１１ｅ−１１ｈ）の空いているメ
インエントリー貯蔵所（１２）にデータバッファ（５）
のカラムフェイルアドレスデータFADをライトする（Ｓ
１４）。
２）に該当するサブエントリー貯蔵所（１３ａ−１３
ｄ）の個数が、データバッファ（５）に貯蔵されたカラ
ムフェイルアドレスデータFADの個数より多ければ、単
位エントリー貯蔵部（１１ｅ−１１ｈ）の空いているメ
インエントリー貯蔵所（１２）にデータバッファ（５）
のカラムフェイルアドレスデータFADをライトする（Ｓ
１４）。
【０１１９】しかし、データバッファ（５）のカラムア
ドレスデータをCAM（６）内部の単位エントリー貯蔵部
（１１ｅ−１１ｈ）の空いているメインエントリー貯蔵
所（１２）に全てライトできなければ、CAM（６）内部
の単位エントリー貯蔵部（１１ａ−１１ｈ）のデータ等
を再配列し（Ｓ１５）、前記の第１のＳ１１及び第２の
動作Ｓ１２を再び行う。
ドレスデータをCAM（６）内部の単位エントリー貯蔵部
（１１ｅ−１１ｈ）の空いているメインエントリー貯蔵
所（１２）に全てライトできなければ、CAM（６）内部
の単位エントリー貯蔵部（１１ａ−１１ｈ）のデータ等
を再配列し（Ｓ１５）、前記の第１のＳ１１及び第２の
動作Ｓ１２を再び行う。
【０１２０】一方、特定のメインエントリー貯蔵所（１
２）に該当するサブエントリー貯蔵所（１３ａ−１３
ｄ）の個数が、データバッファ（５）内のカラムフェイ
ルアドレスデータFADの個数より少なければ、データ再
配列（data rearrangement）により、効率的にCAM
（６）内部の貯蔵空間を再配列する（Ｓ１５）。その理
由は、ローヒューズを用いてもカラムフェイルが多く発
生したカラムリペアラインを用いなければならないから
である。
２）に該当するサブエントリー貯蔵所（１３ａ−１３
ｄ）の個数が、データバッファ（５）内のカラムフェイ
ルアドレスデータFADの個数より少なければ、データ再
配列（data rearrangement）により、効率的にCAM
（６）内部の貯蔵空間を再配列する（Ｓ１５）。その理
由は、ローヒューズを用いてもカラムフェイルが多く発
生したカラムリペアラインを用いなければならないから
である。
【０１２１】次いで、再配列動作Ｓ１５が完了すれば前
記の第１の動作Ｓ１１及び第２の動作Ｓ１２を行うこと
になる。
記の第１の動作Ｓ１１及び第２の動作Ｓ１２を行うこと
になる。
【０１２２】前記の全ての動作Ｓ１１、Ｓ１２及びＳ１
４でデータバッファ（５）の全てのデータをCAM（６）
にライトしたのであれば、スタンバイ状態Ｓ１０に戻
る。
４でデータバッファ（５）の全てのデータをCAM（６）
にライトしたのであれば、スタンバイ状態Ｓ１０に戻
る。
【０１２３】本発明はスペアローとスペアカラムの個数
が四つであるため、任意の何番目ローで五つ以上のフェ
イルセルが発生する場合、任意の何番目のローは四つの
スペアカラムを用いて取り替えることができないため、
必ずスペアローを用いて取り替えなければならない。
が四つであるため、任意の何番目ローで五つ以上のフェ
イルセルが発生する場合、任意の何番目のローは四つの
スペアカラムを用いて取り替えることができないため、
必ずスペアローを用いて取り替えなければならない。
【０１２４】さらに、任意の何番目のカラムで五つ以上
のフェイルセルが発生する場合、任意の何番目のカラム
は四つのスペアローを用いて取り替えることができない
ため、必ずスペアカラムを用いて取り替えなければなら
ない。
のフェイルセルが発生する場合、任意の何番目のカラム
は四つのスペアローを用いて取り替えることができない
ため、必ずスペアカラムを用いて取り替えなければなら
ない。
【０１２５】したがって、一つのローやカラムで五つ以
上のフェイルセルが発生する場合、テストが進行中であ
るローやカラムアドレスのみリペア解析過程に必要であ
り、四つ以下のフェイルセルが発生した場合、次のテス
ト結果に従い発生するフェイルセルの位置によりスペア
ロー又はスペアカラムに取り替えるか否かが決定される
ため、臨時バッファ部（４）の臨時バッファ等（２３、
２４）は、現在テスト中であるロー（又はカラム）のア
ドレスを貯蔵する一つのメインレジスター（２８）と、
四つ以下のフェイルセルのアドレスを貯蔵する四つのサ
ブレジスター（２９）を含む。
上のフェイルセルが発生する場合、テストが進行中であ
るローやカラムアドレスのみリペア解析過程に必要であ
り、四つ以下のフェイルセルが発生した場合、次のテス
ト結果に従い発生するフェイルセルの位置によりスペア
ロー又はスペアカラムに取り替えるか否かが決定される
ため、臨時バッファ部（４）の臨時バッファ等（２３、
２４）は、現在テスト中であるロー（又はカラム）のア
ドレスを貯蔵する一つのメインレジスター（２８）と、
四つ以下のフェイルセルのアドレスを貯蔵する四つのサ
ブレジスター（２９）を含む。
【０１２６】メモリ部（３）の一つのロー又はカラムを
テストするとき、数百クロックのサイクルが所要される
ため、テストと同時にリペア解析を進めるため第４のロ
ーのテストを行いながら発生するフェイルセルのアドレ
スを第１の臨時バッファ（３１）に貯蔵し、第３のロー
で発生したフェイルセルのアドレスが貯蔵された第２の
臨時バッファ（３２）のデータをデータバッファ（５）
に伝送し、第４のローをテストするクロックサイクルの
間、第３のローのフェイルセルのアドレスを処理するリ
ペア解析サイクルを確保することができる。
テストするとき、数百クロックのサイクルが所要される
ため、テストと同時にリペア解析を進めるため第４のロ
ーのテストを行いながら発生するフェイルセルのアドレ
スを第１の臨時バッファ（３１）に貯蔵し、第３のロー
で発生したフェイルセルのアドレスが貯蔵された第２の
臨時バッファ（３２）のデータをデータバッファ（５）
に伝送し、第４のローをテストするクロックサイクルの
間、第３のローのフェイルセルのアドレスを処理するリ
ペア解析サイクルを確保することができる。
【０１２７】次いで、第５のローをテストし発生したフ
ェイルセルのアドレスを第２の臨時バッファ（３２）に
貯蔵する間、第１の臨時バッファ（３１）に貯蔵された
第４のローで見出されたフェイルセルのアドレスをリペ
ア解析処理し、テストとリペア解析を同時に行うことに
よりリアルタイムでリペア解析を行うことができる。
ェイルセルのアドレスを第２の臨時バッファ（３２）に
貯蔵する間、第１の臨時バッファ（３１）に貯蔵された
第４のローで見出されたフェイルセルのアドレスをリペ
ア解析処理し、テストとリペア解析を同時に行うことに
よりリアルタイムでリペア解析を行うことができる。
【０１２８】即ち、一つの臨時バッファ（３１又は３
２）がテスト部（１）からフェイルセルのフェイルアド
レスデータ（FAD）が入力される間、他の臨時バッファ
（３２又は３１）に貯蔵された以前のテスト結果である
フェイルアドレスデータFADをデータバッファ（５）に
伝送し、テストを行いながらリペア解析を同時に進める
ことができる。
２）がテスト部（１）からフェイルセルのフェイルアド
レスデータ（FAD）が入力される間、他の臨時バッファ
（３２又は３１）に貯蔵された以前のテスト結果である
フェイルアドレスデータFADをデータバッファ（５）に
伝送し、テストを行いながらリペア解析を同時に進める
ことができる。
【０１２９】
【発明の効果】以上で検討してみたように、本発明はメ
モリテストとリペア解析を同時に行うことができるため
テスト及びリペア解析時間を短縮することができ、リペ
ア解析動作でCAMに貯蔵されるデータを再配列動作を行
いローとカラムデータを移動、交換することができるた
め、半導体メモリ装置の収率を向上させることができる
という効果がある。
モリテストとリペア解析を同時に行うことができるため
テスト及びリペア解析時間を短縮することができ、リペ
ア解析動作でCAMに貯蔵されるデータを再配列動作を行
いローとカラムデータを移動、交換することができるた
め、半導体メモリ装置の収率を向上させることができる
という効果がある。
【０１３０】併せて、本発明の好ましい実施例は例示の
目的のためのものであり、当業者であれば、前記の特許
請求範囲に示した技術的思想と範囲を基に、多様な修
正、変更、取替及び付加が可能なはずであり、このよう
な修正・変更等も前記の特許請求範囲に属するものであ
る。
目的のためのものであり、当業者であれば、前記の特許
請求範囲に示した技術的思想と範囲を基に、多様な修
正、変更、取替及び付加が可能なはずであり、このよう
な修正・変更等も前記の特許請求範囲に属するものであ
る。
【図１】本発明に係るリペア解析を行う半導体メモリ装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】図１のブロック図のうちのCAMを示す詳細なブ
ロック図である。
ロック図である。
【図３】図２のブロック図のうちの単位エントリー貯蔵
部を示す詳細なブロック図である。
部を示す詳細なブロック図である。
【図４】図２のブロック図のうちのデータ比較部を示す
詳細なブロック図である。
詳細なブロック図である。
【図５】図４のブロック図のうちの比較データ出力部を
示す詳細な回路図である。
示す詳細な回路図である。
【図６】図２のブロック図のうちのデータ位置状態比較
部を示す詳細な回路図である。
部を示す詳細な回路図である。
【図７ａ】図１のブロック図のうちの臨時バッファ部を
示す詳細なブロック図である。
示す詳細なブロック図である。
【図７ｂ】図７ａのブロック図のうちの臨時バッファを
示す詳細なブロック図である。
示す詳細なブロック図である。
【図８】図１のブロック図に従いリペア解析動作が行わ
れるフローチャートである。
れるフローチャートである。
【図９】図８のフローチャートのうちのエントリー収集
状態の一例であり、単位エントリー貯蔵部を整える方法
を示す概念図である。
状態の一例であり、単位エントリー貯蔵部を整える方法
を示す概念図である。
【図１０ａ】図８のフローチャートのうちのエントリー
収集状態の再配列の一例であり、データ移動動作を示す
概念図である。
収集状態の再配列の一例であり、データ移動動作を示す
概念図である。
【図１０ｂ】図８のフローチャートのうちのエントリー
収集状態の再配列の一例であり、データ移動動作を示す
概念図である。
収集状態の再配列の一例であり、データ移動動作を示す
概念図である。
【図１１ａ】図８のフローチャートのうちのエントリー
収集段階の再配列の一例であり、データ交換動作を示す
概念図である。
収集段階の再配列の一例であり、データ交換動作を示す
概念図である。
【図１１ｂ】図８のフローチャートのうちのエントリー
収集段階の再配列の一例であり、データ交換動作を示す
概念図である。
収集段階の再配列の一例であり、データ交換動作を示す
概念図である。
【図１２】図８のフローチャートのうちのリペア解析プ
ロセス状態の一例であり、データバッファのデータをCA
Mにライトする動作を示すフローチャートである。
ロセス状態の一例であり、データバッファのデータをCA
Mにライトする動作を示すフローチャートである。
１：テスト部 ２：リペア解
析部 ３：メモリ部 ４：臨時バッ
ファ部 ５：データバッファ ６：CAM ７：制御部 ８：エントリ
ー貯蔵部 ９：デコーディング部 １０：機能部 １１ａ−１１ｈ：単位エントリー貯蔵部 １２：メイン
エントリー貯蔵所 １３ａ−１３ｄ：臨時エントリー貯蔵所 １４：メイン
状態貯蔵所 １５ａ−１５ｄ：サブ状態貯蔵所 １６：固定フ
ラグ貯蔵所 １７ａ−１７ｈ：データ比較部 １８：データ
位置状態比較部 １９、２０：マルチプレクサ ２１：比較デ
ータ出力部 ２２：データレジスター部 ２３：アドレ
ス生成部 ２４：アドレスインコーディング部 ２５：ポイン
ト部 ２６：アドレス番号付与部 ２７：インコ
ーディング部 ２８：決定部 ２９：組み合
わせ部 ３０：番号生成部 ３１、３２：
臨時バッファ ３３：入力選択部 ３４：出力選
択部 ３５：バッファ制御部 ３６：メイン
レジスター ３７ａ−３７ｄ：サブレジスタ
ー ３８：有効フラグ貯蔵部
析部 ３：メモリ部 ４：臨時バッ
ファ部 ５：データバッファ ６：CAM ７：制御部 ８：エントリ
ー貯蔵部 ９：デコーディング部 １０：機能部 １１ａ−１１ｈ：単位エントリー貯蔵部 １２：メイン
エントリー貯蔵所 １３ａ−１３ｄ：臨時エントリー貯蔵所 １４：メイン
状態貯蔵所 １５ａ−１５ｄ：サブ状態貯蔵所 １６：固定フ
ラグ貯蔵所 １７ａ−１７ｈ：データ比較部 １８：データ
位置状態比較部 １９、２０：マルチプレクサ ２１：比較デ
ータ出力部 ２２：データレジスター部 ２３：アドレ
ス生成部 ２４：アドレスインコーディング部 ２５：ポイン
ト部 ２６：アドレス番号付与部 ２７：インコ
ーディング部 ２８：決定部 ２９：組み合
わせ部 ３０：番号生成部 ３１、３２：
臨時バッファ ３３：入力選択部 ３４：出力選
択部 ３５：バッファ制御部 ３６：メイン
レジスター ３７ａ−３７ｄ：サブレジスタ
ー ３８：有効フラグ貯蔵部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ (72)発明者 權 赫 萬 大韓民国光州廣域市北区梧峙洞984−２ヒ ョクシンタウン101−503 Ｆターム(参考） 2G132 AA08 AC03 AC14 AG02 AH01 AH07 5B018 GA03 HA01 JA23 KA16 QA13 5L106 CC04 CC14 CC17 DD24 DD25 GG03
Claims (28)
- 【請求項１】メモリセルアレイと、メモリセルアレイ
と、 前記メモリセルアレイのメモリセルのフェイルの可否
を、単位ロースキャン又はカラムスキャンでテストする
テスト手段と、 前記テスト手段を用いて検出されたフェイルセルに対す
るアドレスデータを、ロー又はカラム単位で移動又は交
換等の再配列を行って貯蔵し、リペア解析を行うリペア
解析手段を含むことを特徴とする半導体メモリ装置。 - 【請求項２】前記リペア解析手段は、 前記フェイルセルに対するアドレスデータを貯蔵する多
数個の臨時バッファを含む臨時バッファ手段と、 前記多数個の臨時バッファ中で、以前のテストを行って
発生したフェイルセルに対するアドレスデータが貯蔵さ
れた臨時バッファのアドレスデータを順次入力するデー
タバッファと、 前記データバッファに貯蔵された前記アドレスデータを
貯蔵し、前記データバッファと前記アドレスデータを交
換し再配列を行うデータ貯蔵手段と、 前記臨時バッファ手段、データバッファ及びデータ貯蔵
手段を制御する制御信号を出力する制御手段を含むこと
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】前記臨時バッファ手段は、 前記テスト手段から入力されたアドレスデータを貯蔵す
る多数個の臨時バッファと、 前記テスト手段から入力されたアドレスデータを、前記
多数個の臨時バッファ中で一つの臨時バッファを選択し
伝送する入力選択手段と、 前記多数個の臨時バッファ中で以前のテストを行って発
生したフェイルセルのアドレスデータを貯蔵している臨
時バッファのアドレスデータを選択的に出力する出力選
択手段と、 前記入力選択手段、及び出力選択手段の選択動作を制御
する制御手段を含んで成ることを特徴とする請求項２に
記載の半導体メモリ装置。 - 【請求項４】前記各臨時バッファは、 テストのスキャンタイプに従い決定されるメインアドレ
スデータを貯蔵する第１メインレジスターと、 テストのスキャンタイプに従い決定されるサブアドレス
データを貯蔵する多数個の第１サブレジスターと、 前記メインレジスターに、データが貯蔵されているか否
かの可否を示すフラグを貯蔵するフラグ貯蔵手段を含ん
で成ることを特徴とする請求項２に記載の半導体メモリ
装置。 - 【請求項５】前記データバッファは、 テストのスキャンタイプに従い決定されるメインアドレ
スデータを貯蔵する第２メインレジスターと、 テストのスキャンタイプに従い決定されるサブアドレス
データを貯蔵する複数個の、第２サブレジスターを含ん
で成ることを特徴とする請求項２に記載の半導体メモリ
装置。 - 【請求項６】前記データ貯蔵手段は、 アドレスデータを貯蔵するエントリー貯蔵手段と、 前記エントリー貯蔵手段に前記アドレスデータを貯蔵す
る際に、前記アドレスデータのロー又はカラム単位での
移動機能又は交換機能を制御する機能手段を含んで成る
ことを特徴とする請求項２に記載の半導体メモリ装置。 - 【請求項７】前記エントリー貯蔵手段は、 複数個の単位エントリー貯蔵手段で構成され、 前記複数個の単位エントリー貯蔵手段中で一部の単位エ
ントリー貯蔵手段は、ローアドレスデータがメインエン
トリーとなって貯蔵され、 前記複数個の単位エントリー貯蔵手段中で残りの単位エ
ントリー貯蔵手段は、カラムアドレスデータがメインエ
ントリーとなって貯蔵されることを特徴とする請求項６
に記載の半導体メモリ装置。 - 【請求項８】前記機能手段は、 前記制御手段から出力したアドレス中で下位アドレスを
デコーディングし、前記エントリー貯蔵手段の単位エン
トリー貯蔵手段を選択する複数個の選択信号を出力する
デコーディング手段と、 前記制御手段から出力した制御信号等を用いて制御さ
れ、前記データバッファに貯蔵されたデータと前記エン
トリー貯蔵手段の単位エントリー貯蔵手段に貯蔵された
データを比較し、その比較したデータ及び比較した結果
を出力するデータ比較手段と、 前記制御手段から出力した制御信号等を用いて制御さ
れ、前記データ比較手段からの出力信号等を組み合わせ
て制御手段に出力し、制御手段をして制御信号等を出力
するようにするデータ位置状態比較手段を含んで成るこ
とを特徴とする請求項６に記載の半導体メモリ装置。 - 【請求項９】前記エントリー貯蔵手段の各単位エントリ
ー貯蔵手段は、 メインエントリーが貯蔵されるメインエントリー貯蔵手
段と、 前記メインエントリー貯蔵手段の状態を示すフラグを貯
蔵するメイン状態フラグ貯蔵手段と、 サブエントリーが貯蔵される複数個のサブエントリー貯
蔵手段と、 前記各サブエントリー貯蔵手段の状態を示すフラグを貯
蔵する複数個のサブ状態フラグ貯蔵手段と、 メインエントリーが指定するスペアロー、又はスペアカ
ラムを固定させる固定フラグを貯蔵する固定フラグ貯蔵
手段を含んで成ることを特徴とする請求項７に記載の半
導体メモリ装置。 - 【請求項１０】メモリセルアレイをロースキャンテスト
又はカラムスキャンテストし、そのテストの結果として
検出されたフェイルセルに対するアドレスデータを用い
てリペア解析を行うリペア解析手段を含む半導体メモリ
装置において、 前記リペア解析手段は、 前記フェイルセルに対するアドレスデータを貯蔵する多
数個の臨時バッファを含む臨時バッファ手段と、 前記多数個の臨時バッファ中で、以前のテストに従って
発生したフェイルセルに対するアドレスデータが貯蔵さ
れた臨時バッファのアドレスデータを入力されるデータ
バッファと、 前記データバッファに貯蔵された前記アドレスデータを
貯蔵し、前記データバッファと前記アドレスデータを交
換し再配列を行うデータ貯蔵手段と、 前記臨時バッファ手段、データバッファ及びデータ貯蔵
手段を制御する制御手段を含んで成ることを特徴とする
半導体メモリ装置。 - 【請求項１１】前記臨時バッファ手段は、 前記テスト手段から入力したアドレスデータを貯蔵する
多数個の臨時バッファと、 前記テスト手段から入力したアドレスデータを、前記多
数個の臨時バッファ中から一つの臨時バッファを選択し
て伝送する入力選択手段と、 前記多数個の臨時バッファ中で、以前のテストに従って
発生したフェイルセルのアドレスデータが貯蔵されてい
る臨時バッファのアドレスデータを選択的に出力する出
力選択手段と、 前記入力選択手段及び出力選択手段の選択動作を制御す
る制御手段を含んで成ることを特徴とする請求項１０に
記載の半導体メモリ装置。 - 【請求項１２】前記各臨時バッファは、 テストのスキャンタイプに従い決定されるメインアドレ
スデータを貯蔵する第１メインレジスターと、 テストのスキャンタイプに従い決定されるサブアドレス
データを貯蔵する複数個の第１サブレジスターと、 前記メインレジスターに、データが貯蔵されているか否
かを示すフラグを貯蔵するフラグ貯蔵手段を含んで成る
ことを特徴とする請求項１１に記載の半導体メモリ装
置。 - 【請求項１３】前記データバッファは、 テストのスキャンタイプに従い決定されるメインアドレ
スデータを貯蔵する第２メインレジスターと、 テストのスキャンタイプに従い決定されるサブアドレス
データを貯蔵する複数個の第２サブレジスターを含んで
成ることを特徴とする請求項１０に記載の半導体メモリ
装置。 - 【請求項１４】前記データ貯蔵手段は、 アドレスデータを貯蔵するエントリー貯蔵手段と、 前記エントリー貯蔵手段に前記アドレスデータを貯蔵す
る際に、前記アドレスデータのロー又はカラム単位での
移動機能又は交換機能を制御する機能手段を含んで成る
ことを特徴とする請求項１０に記載の半導体メモリ装
置。 - 【請求項１５】前記エントリー貯蔵手段は、複数個の単
位エントリー貯蔵手段で構成され、 前記複数個の単位エントリー貯蔵手段中で一部の単位エ
ントリー貯蔵手段には、ローアドレスデータがメインエ
ントリーとなって貯蔵され、 前記複数個の単位エントリー貯蔵手段中で残りの単位エ
ントリー貯蔵手段には、カラムアドレスデータがメイン
エントリーとなって貯蔵されることを特徴とする請求項
１４に記載の半導体メモリ装置。 - 【請求項１６】前記機能手段は、 前記制御手段から出力されたアドレス中で下位アドレス
をデコーディングし、前記エントリー貯蔵手段の単位エ
ントリー貯蔵手段を選択する選択信号を出力するデコー
ディング手段と、 前記制御手段から出力した制御信号等を用いて制御さ
れ、前記データバッファに貯蔵されたデータと前記エン
トリー貯蔵手段の単位エントリー貯蔵手段に貯蔵された
データを比較し、その比較したデータ及び比較した結果
を出力するデータ比較手段と、 前記制御手段から出力された制御信号等を用いて制御さ
れ、前記データ比較手段からの出力信号等を組み合わせ
て制御手段に出力し、制御手段をして制御信号等を出力
するようにするデータ位置状態比較手段を含んで成るこ
とを特徴とする請求項１４に記載の半導体メモリ装置。 - 【請求項１７】前記エントリー貯蔵手段の各単位エント
リー貯蔵手段は、 メインエントリーが貯蔵されるメインエントリー貯蔵手
段と、 前記メインエントリー貯蔵手段の状態を示すフラグを貯
蔵するメイン状態フラグ貯蔵手段と、 サブエントリーが貯蔵される複数個のサブエントリー貯
蔵手段と、 前記各サブエントリー貯蔵手段の状態を示すフラグを貯
蔵する複数個のサブ状態フラグ貯蔵手段と、 メインエントリーが指定するスペアロー、又はスペアカ
ラムを固定させる固定フラグを貯蔵する固定フラグ貯蔵
手段を含んで成ることを特徴とする請求項１４に記載の
半導体メモリ装置。 - 【請求項１８】メモリセルアレイをロー又はカラムスキ
ャンテストし、そのテストの結果として検出されたフェ
イルセルに対するアドレスデータを用いてリペア解析を
行う半導体メモリ装置のリペア解析方法において、 単位ロースキャン又はカラムスキャンテストが進めら
れ、フェイルアドレスデータが臨時バッファに貯蔵され
る時まで待機するデータ待機段階と、 テストを終了し、臨時バッファに貯蔵されたフェイルア
ドレスデータをデータバッファに伝送するライト段階
と、 前記データ貯蔵手段に貯蔵されたフェイルアドレスデー
タをデータバッファ手段に伝送した後、前記データ貯蔵
手段を整える第１のエントリー収集段階と、 前記データバッファ手段に貯蔵されたデータを前記デー
タ貯蔵手段にライトする動作を行うリペア解析段階と、 前記データバッファ手段のフェイルアドレスデータを前
記データ貯蔵手段にライトした後、前記データ貯蔵手段
を整える第２のエントリー収集段階を含むことを特徴と
する半導体メモリ装置のリペア解析方法。 - 【請求項１９】前記データバッファライト段階は、 前記データ貯蔵手段に貯蔵されたローフェイルアドレス
データと、臨時バッファ手段に貯蔵されたローフェイル
アドレスデータを比較して同じものがあれば、その同じ
ローフェイルアドレスデータとそのローフェイルアドレ
スデータに該当するカラムフェイルアドレスデータをデ
ータバッファに伝送し、臨時バッファ手段のデータをデ
ータバッファに伝送する第１データライト段階と、 前記データ貯蔵手段に貯蔵されたローフェイルアドレス
データと、臨時バッファ手段に貯蔵されたローフェイル
アドレスデータを比較して同じものがなく、前記データ
貯蔵手段に貯蔵されたカラムフェイルアドレスデータが
臨時バッファ手段に貯蔵されたローフェイルアドレスデ
ータと同じものがあれば、その同じカラムフェイルアド
レスデータと、そのカラムフェイルアドレスデータに該
当するローフェイルアドレスデータをデータバッファに
伝送し、臨時バッファ手段のデータをデータバッファに
伝送する第２データライト段階と、 前記データ貯蔵手段に貯蔵されたフェイルアドレスデー
タと、臨時バッファ手段のローフェイルアドレスデータ
を比較して同じものがなければ、臨時バッファ手段のデ
ータをデータバッファに伝送する第３データライト段階
と含むことを特徴とする半導体メモリ装置のリペア解析
方法。 - 【請求項２０】前記第１データライト段階は、 第１のテストアイテムでテストを行った後、第２のテス
トアイテムでテストを行う場合の規則であることを特徴
とする請求項１９に記載の半導体メモリ装置のリペア解
析方法。 - 【請求項２１】前記第２データライト段階は、 第１のテストアイテムでテストが進められている場合の
規則であることを特徴とする請求項１９に記載の半導体
メモリ装置のリペア解析方法。 - 【請求項２２】前記第２データライト段階は、 第１のテストアイテムでテストを行った後、第２のテス
トアイテムでテストが進められている場合の規則である
ことを特徴とする請求項１９に記載の半導体メモリ装置
のリペア解析方法。 - 【請求項２３】前記リペア解析段階は、 前記データ貯蔵手段のロースキャンテストである場合ロ
ーフェイルアドレスデータが貯蔵され、カラムスキャン
テストである場合カラムフェイルアドレスデータが貯蔵
される第１メイン貯蔵手段中で空いている第１メイン貯
蔵手段があれば、空いているメイン貯蔵手段にデータバ
ッファに貯蔵されたデータを貯蔵する第１リペア解析段
階と、 前記データ貯蔵手段のロースキャンテストである場合カ
ラムフェイルアドレスデータが貯蔵され、カラムスキャ
ンテストである場合ローフェイルアドレスデータが貯蔵
される第２メイン貯蔵手段に貯蔵されたデータと、デー
タがバッファのロースキャンテストである場合カラムフ
ェイルアドレスデータが貯蔵され、カラムスキャンテス
トである場合ローフェイルアドレスデータが貯蔵される
第１サブ貯蔵手段に貯蔵されたデータ等を比較して同じ
データがあれば、データバッファのデータをその同じデ
ータが貯蔵された第２メイン貯蔵手段に貯蔵する第２リ
ペア解析段階と、 前記第１リペア解析段階と第２リペア解析段階を行い、
データバッファのデータをデータ貯蔵手段に全て貯蔵で
きなければ、前記データ貯蔵手段の第１メイン貯蔵手段
に該当する第２サブ貯蔵手段の個数と、データバッファ
の第１サブ貯蔵手段に貯蔵されたデータの個数を比較す
る第３リペア解析段階と、 前記データ貯蔵手段の第１メインエントリー貯蔵手段に
該当する第２サブ貯蔵手段の個数が、データバッファの
第１サブ貯蔵手段に貯蔵されたデータの個数より多けれ
ば、第２メイン貯蔵手段にデータバッファの第１サブ貯
蔵手段に貯蔵されたデータをライトする第４リペア解析
段階と、 前記データバッファの第１サブ貯蔵手段に貯蔵されたデ
ータを、前記データ貯蔵手段の第２メイン貯蔵手段に全
てライトできなければ、前記データ貯蔵手段に貯蔵され
たデータ等を再配列し、前記第１リペア解析段階及び第
２リペア解析段階を行う第４リペア解析段階と、 前記データ貯蔵手段の第１メインエントリー貯蔵手段に
該当する第２サブ貯蔵手段の個数が、データバッファの
第１サブ貯蔵手段に貯蔵されたデータの個数より少なけ
れば、前記データ貯蔵手段のデータ等を再配列し前記第
１リペア解析段階及び第２リペア解析段階を行う、第５
リペア解析段階を含むことを特徴とする請求項１８に記
載の半導体メモリ装置のリペア解析方法。 - 【請求項２４】前記第１リペア解析段階で、前記データ
貯蔵手段の第１メイン貯蔵手段及び第２サブ貯蔵手段が
空いているか否かは、状態フラグを用いて判断すること
を特徴とする請求項２３に記載の半導体メモリ装置のリ
ペア解析方法。 - 【請求項２５】前記第２リペア解析段階は、 前記データバッファの第１サブ貯蔵手段に貯蔵されたデ
ータが複数個あれば、その個数ほど前記第２リペア解析
段階を繰り返すことを特徴とする請求項２３に記載の半
導体メモリ装置のリペア解析方法。 - 【請求項２６】前記第３リペア解析段階で、 前記個数は、有効な状態フラグの個数であることを特徴
とする請求項２３に記載の半導体メモリ装置のリペア解
析方法。 - 【請求項２７】前記第１エントリー収集段階は、 前記データ貯蔵手段の第１メイン貯蔵手段に該当する第
２サブ貯蔵手段に貯蔵されたデータと、第２メイン貯蔵
手段に貯蔵されたデータを比較して同じデータがある場
合、その同じデータに該当する前記第１メイン貯蔵手段
に貯蔵されたデータを、前記第２メイン貯蔵手段の同じ
データに該当する第３サブ貯蔵手段に伝送する段階を含
んで行うことを特徴とする請求項１８に記載の半導体メ
モリ装置のリペア解析方法。 - 【請求項２８】前記第２エントリー収集段階は、 前記データ貯蔵手段の第１メイン貯蔵手段に該当する第
２サブ貯蔵手段に貯蔵されたデータと、第２メイン貯蔵
手段に貯蔵されたデータを比較して同じデータがある場
合、その同じデータに該当する前記第１メイン貯蔵手段
に貯蔵されたデータを、前記第２メイン貯蔵手段に貯蔵
された同じデータに該当する第３サブ貯蔵手段に伝送す
る段階を含むことを特徴とする請求項１８に記載の半導
体メモリ装置のリペア解析方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0010097A KR100399435B1 (ko) | 2001-02-27 | 2001-02-27 | 반도체 메모리 장치와 그의 리페어 해석 방법 |
| KR2001-10097 | 2001-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002269997A true JP2002269997A (ja) | 2002-09-20 |
| JP4348718B2 JP4348718B2 (ja) | 2009-10-21 |
Family
ID=19706315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001055791A Expired - Fee Related JP4348718B2 (ja) | 2001-02-27 | 2001-02-28 | 半導体メモリ装置とそのリペア解析方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6714466B2 (ja) |
| JP (1) | JP4348718B2 (ja) |
| KR (1) | KR100399435B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152476A (ja) * | 2002-10-31 | 2004-05-27 | Hynix Semiconductor Inc | テスト性能が改善された半導体メモリ装置 |
| JP2005327434A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のリダンダンシ回路 |
| US7643362B2 (en) | 2006-12-27 | 2010-01-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device in which redundancy (RD) of adjacent column is automatically repaired |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4004847B2 (ja) * | 2002-05-08 | 2007-11-07 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ装置 |
| DE10230949B4 (de) * | 2002-07-09 | 2004-10-28 | Infineon Technologies Ag | Integrierter Mikrocontroller-Baustein und Verfahren zur Funktionsüberprüfung eines integrierten Speichers des Mikrocontroller-Bausteins |
| US6661719B1 (en) * | 2002-07-11 | 2003-12-09 | Exrontechnology, Inc. | Wafer level burn-in for memory integrated circuit |
| US7304875B1 (en) * | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| US7152192B2 (en) * | 2005-01-20 | 2006-12-19 | Hewlett-Packard Development Company, L.P. | System and method of testing a plurality of memory blocks of an integrated circuit in parallel |
| JP2006286141A (ja) * | 2005-04-04 | 2006-10-19 | Toshiba Corp | 半導体記憶装置 |
| US7277307B1 (en) * | 2005-09-30 | 2007-10-02 | Netlogic Microsystems, Inc. | Column defect detection in a content addressable memory |
| KR101157940B1 (ko) * | 2005-12-08 | 2012-06-25 | 엘지디스플레이 주식회사 | 게이트 구동회로 및 이의 리페어방법 |
| US7508724B2 (en) * | 2006-11-30 | 2009-03-24 | Mosaid Technologies Incorporated | Circuit and method for testing multi-device systems |
| US20080270854A1 (en) * | 2007-04-24 | 2008-10-30 | Micron Technology, Inc. | System and method for running test and redundancy analysis in parallel |
| JP4427574B2 (ja) * | 2007-11-30 | 2010-03-10 | 国立大学法人広島大学 | 連想メモリおよびそれを用いた検索システム |
| KR100964374B1 (ko) * | 2007-12-17 | 2010-06-17 | 한국전자통신연구원 | 전파식별 태그의 메모리 관리 장치 및 방법 |
| KR101211042B1 (ko) * | 2010-11-23 | 2012-12-13 | 에스케이하이닉스 주식회사 | 고장 정보 저장장치 및 저장방법 |
| US8934311B2 (en) | 2011-09-06 | 2015-01-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of screening a weak bit and repairing the same |
| KR101889362B1 (ko) | 2012-02-06 | 2018-09-20 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 동작 방법, 이를 이용하는 데이터 처리 시스템 |
| US9087613B2 (en) * | 2012-02-29 | 2015-07-21 | Samsung Electronics Co., Ltd. | Device and method for repairing memory cell and memory system including the device |
| US9953725B2 (en) * | 2012-02-29 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of operating the same |
| US9165679B2 (en) | 2012-09-18 | 2015-10-20 | Samsung Electronics Co., Ltd. | Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit |
| US10388396B2 (en) | 2014-08-25 | 2019-08-20 | Rambus Inc. | Buffer circuit with adaptive repair capability |
| KR102468864B1 (ko) * | 2016-07-05 | 2022-11-18 | 에스케이하이닉스 주식회사 | 반도체 장치, 메모리 시스템 및 그 리페어 방법 |
| KR102520438B1 (ko) * | 2017-01-12 | 2023-04-13 | 에스케이하이닉스 주식회사 | 비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치 |
| CN110120242B (zh) * | 2019-05-05 | 2021-06-18 | 珠海市杰理科技股份有限公司 | 存储器测试方法、装置、计算机设备以及存储介质 |
| KR102135470B1 (ko) | 2019-06-17 | 2020-07-17 | 연세대학교 산학협력단 | 동적 고장 재배치에 따른 메모리 수리 솔루션 탐색 장치 및 방법 |
| CN111190774B (zh) * | 2019-12-26 | 2023-04-14 | 北京时代民芯科技有限公司 | 一种多核处理器可配置双模冗余结构 |
| US11360840B2 (en) | 2020-01-20 | 2022-06-14 | Samsung Electronics Co., Ltd. | Method and apparatus for performing redundancy analysis of a semiconductor device |
| CN113496745B (zh) * | 2020-04-03 | 2024-03-08 | 澜起科技股份有限公司 | 用于修复存储模块缺陷的装置和方法以及存储器系统 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274478B1 (ko) * | 1990-05-10 | 2001-01-15 | 칼 하인쯔 호르닝어 | 병렬 테스트 장치를 갖는 집적 반도체 메모리 및 그 리던던시 방법 |
| US5588115A (en) * | 1993-01-29 | 1996-12-24 | Teradyne, Inc. | Redundancy analyzer for automatic memory tester |
| JPH06275098A (ja) * | 1993-03-24 | 1994-09-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| FR2716743B1 (fr) * | 1994-02-28 | 1996-09-27 | Sgs Thomson Microelectronics | Circuit de redondance de mémoire. |
| JPH07334999A (ja) * | 1994-06-07 | 1995-12-22 | Hitachi Ltd | 不揮発性半導体記憶装置及びデータプロセッサ |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| US5680544A (en) * | 1995-09-05 | 1997-10-21 | Digital Equipment Corporation | Method for testing an on-chip cache for repair |
| EP0797145B1 (en) * | 1996-03-22 | 2002-06-12 | STMicroelectronics S.r.l. | Sectorized electrically erasable and programmable non-volatile memory device with redundancy |
| KR100257147B1 (ko) * | 1996-06-21 | 2000-06-01 | 김영환 | 반도체 소자의 페일 셀 테스트 방법 |
| US5983374A (en) * | 1996-09-26 | 1999-11-09 | Kabushiki Kaisha Toshiba | Semiconductor test system and method, and medium for recording test program therefor |
| US6091258A (en) * | 1997-02-05 | 2000-07-18 | Altera Corporation | Redundancy circuitry for logic circuits |
| US6324103B2 (en) * | 1998-11-11 | 2001-11-27 | Hitachi, Ltd. | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device |
| US6097644A (en) * | 1999-02-22 | 2000-08-01 | Micron Technology, Inc. | Redundant row topology circuit, and memory device and test system using same |
| JP3848004B2 (ja) * | 1999-03-11 | 2006-11-22 | 株式会社東芝 | 半導体メモリ装置及び半導体メモリ装置搭載システム |
| US6459292B1 (en) * | 1999-04-30 | 2002-10-01 | Advantest Corporation | Testing system for semiconductor device |
| JP2000348498A (ja) * | 1999-06-08 | 2000-12-15 | Mitsubishi Electric Corp | 半導体試験装置 |
| JP2001006387A (ja) * | 1999-06-18 | 2001-01-12 | Mitsubishi Electric Corp | テスト回路を備える半導体装置および半導体装置の試験装置 |
| DE19963689A1 (de) * | 1999-12-29 | 2001-07-12 | Infineon Technologies Ag | Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen |
-
2001
- 2001-02-27 KR KR10-2001-0010097A patent/KR100399435B1/ko active IP Right Grant
- 2001-02-28 JP JP2001055791A patent/JP4348718B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-25 US US10/080,710 patent/US6714466B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152476A (ja) * | 2002-10-31 | 2004-05-27 | Hynix Semiconductor Inc | テスト性能が改善された半導体メモリ装置 |
| JP2005327434A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子のリダンダンシ回路 |
| US7643362B2 (en) | 2006-12-27 | 2010-01-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device in which redundancy (RD) of adjacent column is automatically repaired |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100399435B1 (ko) | 2003-09-29 |
| US6714466B2 (en) | 2004-03-30 |
| US20020159310A1 (en) | 2002-10-31 |
| KR20020069731A (ko) | 2002-09-05 |
| JP4348718B2 (ja) | 2009-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002269997A (ja) | 半導体メモリ装置とそのリペア解析方法 | |
| TW561490B (en) | Methods and apparatus for storing memory test information | |
| US7149924B1 (en) | Apparatus, method, and system having a pin to activate the self-test and repair instructions | |
| JP3274332B2 (ja) | コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 | |
| KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| CN108899061A (zh) | 一种电源常开芯片中的存储器内建自测试方法和系统 | |
| US6297997B1 (en) | Semiconductor device capable of reducing cost of analysis for finding replacement address in memory array | |
| US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| US7308623B2 (en) | Integrated circuit and method for testing memory on the integrated circuit | |
| JP2004520673A (ja) | 埋設不揮発性メモリの自己診断装置を備える集積回路及び関連する診断方法 | |
| US6934205B1 (en) | Bist for parallel testing of on chip memory | |
| TWI473106B (zh) | Semiconductor test device | |
| JP2000156095A (ja) | 半導体メモリ試験方法及びその装置 | |
| US20130163356A1 (en) | Semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
| JP5003941B2 (ja) | Ｉｃ試験装置およびｉｃ試験方法 | |
| JP2001043698A (ja) | 内蔵メモリアレイの自己検査回路および自己検査方法 | |
| CN210606641U (zh) | 存储器 | |
| JP2005309787A (ja) | 中央演算処理装置及びマイクロコンピュータ | |
| JP2007058450A (ja) | 半導体集積回路 | |
| JP2002008394A (ja) | 集積メモリのメモリセルの機能をテストする方法および集積メモリ | |
| JPH11102598A (ja) | メモリ不良救済解析装置 | |
| JP4956597B2 (ja) | 半導体試験装置 | |
| JP2006510156A (ja) | 検査中におけるメモリ冗長部分の使用可能化 | |
| US20180024749A1 (en) | Information processing apparatus, non-transitory computer-readable recording medium having stored therein program, and method for processing information | |
| JP3060825B2 (ja) | 半導体集積回路およびその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081029 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090617 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090710 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4348718 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |