KR102135470B1 - 동적 고장 재배치에 따른 메모리 수리 솔루션 탐색 장치 및 방법 - Google Patents
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Abstract
본 실시예들은 메모리를 테스트하여 고장을 발견하면서 병렬적으로 수리 솔루션을 찾고, 저장된 고장 정보를 동적으로 재배치하여, 최적의 수리율을 가지면서 수리 솔루션 탐색 시간을 최소화할 수 있는 메모리 수리 솔루션 탐색 장치 및 방법을 제공한다.
Description
본 발명이 속하는 기술 분야는 메모리의 고장을 테스트하고 분석하는 BIRA(Built In Redundancy Analysis) 회로에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
기존의 메모리 자체 수리 하드웨어들은 메모리 테스트에서 고장을 발견할 때마다 CAM(Content Addressable Memory) 등의 별도의 고장 정보 메모리에 고장을 빠르게 저장하고 메모리의 테스트가 모두 끝나면 고장 정보 메모리에 저장되어 있는 모든 고장들을 한꺼번에 분석하여 최종 수리 솔루션을 도출한다.
고장 정보 메모리에 기반한 메모리 자체 수리 하드웨어들은 메모리 테스트가 끝난 후 복수의 고장 정보를 한꺼번에 분석하므로, 최적의 수리율을 확보할 수 있는 장점이 있다. 하지만 메모리 테스트가 끝난 후 고장 정보를 한꺼번에 분석하여 수리 솔루션을 도출하면, 수리 시간이 추가로 필요하다. 수리 시간은 비용과 직결되며, 전체 테스트 및 수리 시간의 증가는 메모리 수리에 드는 비용을 상승시킨다.
본 발명의 실시예들은 메모리를 테스트하여 고장을 발견하면서 병렬적으로 수리 솔루션을 찾고, 저장된 고장 정보를 동적으로 재배치하여, 최적의 수리율을 가지면서 수리 솔루션 탐색 시간을 최소화하는 데 발명의 주된 목적이 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
본 실시예의 일 측면에 의하면, 기본 메모리의 고장 정보를 저장하는 고장 정보 메모리, 및 상기 고장 정보 메모리에 연결되며 상기 기본 메모리의 고장 정보를 저장하는 위치를 재배치하는 명령어를 상기 고장 정보 메모리로 전송하는 제어부를 포함하는 메모리 수리 솔루션 탐색 장치를 제공한다.
상기 제어부가 상기 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 상기 고장 정보 메모리는 저장된 고장 정보의 위치를 재배치할 수 있다.
상기 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리와 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리를 포함할 수 있다.
상기 기본 메모리의 고장 정보에 관한 두 개의 주소에 대해서 상기 두 개의 주소의 일부가 동일하면, 상기 메인 고장 정보 메모리는 중복되는 하나의 주소 정보를 저장하고, 상기 서브 고장 정보 메모리는 상이한 두 개의 주소 정보를 저장할 수 있다.
상기 메인 고장 정보 메모리의 크기는 상기 기본 메모리의 일부 라인을 대체하는 예비 자원의 개수를 기준으로 할당될 수 있다.
상기 서브 고장 정보 메모리의 크기는 상기 기본 메모리의 머스트 수리 조건을 고려하여, 상기 예비 자원에 대응하는 라인의 방향에 따른 상기 예비 자원의 개수를 기준으로 할당될 수 있다.
상기 메인 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 일부의 주소 정보 및 (ii) 상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 수리가 반드시 필요한 라인을 나타내는 머스트 수리 정보를 가질 수 있다.
상기 서브 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 다른 일부의 주소 정보 및 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 상기 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능한 것을 나타내는 공유 정보를 가질 수 있다.
상기 메인 고장 정보 메모리는 상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원을 기준으로 구분된 (i) 행 메인 고장 정보 메모리 및 (ii) 열 메인 고장 정보 메모리를 포함할 수 있다.
상기 서브 고장 정보 메모리는 (i) 상기 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 행 서브 고장 정보 메모리와 (ii) 상기 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 열 서브 고장 정보 메모리를 포함할 수 있다.
상기 행 서브 고장 정보 메모리는 상기 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 열 주소에 대응하는 것을 나타내는 열 공유 정보를 포함할 수 있다.
상기 열 서브 고장 정보 메모리는 상기 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 행 주소에 대응하는 것을 나타내는 행 공유 정보를 포함할 수 있다.
상기 제어부가 새로운 고장 정보를 수신한 후, 상기 새로운 고장 정보의 주소의 일부가 상기 메인 고장 정보 메모리에 저장된 주소와 매칭하면, 상기 새로운 고장 정보의 주소의 다른 일부를 상기 서브 고장 정보 메모리에 저장할 수 있다.
상기 제어부가 새로운 고장 정보를 수신한 후, 상기 새로운 고장 정보의 주소의 일부가 상기 메인 고장 정보 메모리에 저장된 주소와 매칭하지 않으면, 상기 새로운 고장 정보의 주소의 일부를 상기 메인 고장 정보 메모리에 저장하고 다른 일부를 상기 서브 고장 정보 메모리에 각각 저장할 수 있다.
상기 고장 정보 메모리가 새로운 고장 정보를 저장한 후, 상기 서브 고장 정보 메모리에 공유 정보가 있으면, 상기 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련할 수 있다.
상기 제어부가 새로운 고장 정보를 수신한 후, 상기 메인 고장 정보 메모리에 남은 공간이 부족하면, 상기 제어부 또는 별도의 버퍼는 상기 새로운 고장 정보의 주소를 임시 저장하고, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련할 수 있다.
상기 메인 고장 정보 메모리에 남은 공간이 부족하면, 상기 서브 고장 정보 메모리에서 공유 정보를 갖는 주소가 상기 공유 정보를 갖지 않도록 상호 대응하는 복수의 주소를 스위칭할 수 있다.
상기 제어부가 수신한 새로운 고장 정보가 머스트 수리 정보에 해당하지 않고, 상기 메인 고장 정보 메모리에 남은 공간이 부족하여, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리가 저장된 주소를 재배치해도 새로운 고장 정보를 저장할 수 없으면, 상기 제어부는 조기 종료 신호를 출력할 수 있다.
상기 제어부는 상기 기본 메모리의 테스트가 종료하여 새로운 고장 정보를 더 이상 수신하지 않게 되면, 상기 메인 고장 정보 메모리에 저장된 주소를 수리 솔루션으로 출력할 수 있다.
본 실시예의 다른 측면에 의하면, 기본 메모리의 고장 정보를 수집하여 고장 정보 메모리에 상기 고장 정보를 저장하는 단계, 및 상기 고장 정보 메모리를 이용하여 상기 고장 정보를 분석하여 수리 솔루션을 산출하는 단계를 병렬적으로 처리하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법을 제공한다.
상기 고장 정보를 저장하는 단계는, 상기 기본 메모리를 테스트하여 제1 시점에서 제1 고장 정보를 수집한 후 상기 제1 고장 정보를 고장 정보 메모리에 저장하고, 상기 기본 메모리를 테스트하여 제2 시점에서 제2 고장 정보를 수집한 후 상기 제2 고장 정보를 상기 고장 정보 메모리에 저장할 수 있다.
상기 수리 솔루션을 산출하는 단계는, 상기 제2 고장 정보가 저장되기 전인 상기 제1 시점 및 상기 제2 시점 사이에, 상기 고장 정보 메모리에 저장된 상기 제1 고장 정보에 관한 주소의 위치를 재배치할 수 있다.
상기 고장 정보를 저장하는 단계는, 상기 고장 정보 메모리를 동적으로 분석하여 고장 정보에 관한 주소를 저장할 위치를 결정할 수 있다.
상기 수리 솔루션을 산출하는 단계는, 상기 기본 메모리의 테스트를 종료하면 상기 고장 정보 메모리에 저장된 주소의 일부를 수리 솔루션으로 출력할 수 있다.
상기 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리와 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리를 포함할 수 있다.
상기 고장 정보를 저장하는 단계는, 상기 메인 고장 정보 메모리에서 남은 공간의 분포를 고려하여 고장 정보에 관한 주소의 일부를 저장하는 위치를 결정할 수 있다.
상기 수리 솔루션을 산출하는 단계는, 상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 다른 방향을 갖는 라인의 개수보다 많은 개수의 고장이 하나의 라인에 존재하면, 상기 메인 고장 정보 메모리에 머스트 수리 정보를 기록할 수 있다.
상기 수리 솔루션을 산출하는 단계는, 상기 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 상기 기본 메모리의 고장을 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능하면, 상기 서브 고장 정보 메모리에 공유 정보를 기록할 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 메모리를 테스트하여 고장을 발견하면서 병렬적으로 수리 솔루션을 찾고, 저장된 고장 정보를 동적으로 재배치하여, 수리 솔루션 탐색 시간을 최소화할 수 있는 효과가 있다.
여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.
도 1은 BISR을 예시한 블록도이다.
도 2a는 기존의 BIRA의 동작을 예시한 흐름도이고, 도 2b는 본 발명의 실시예들에 따른 BIRA의 동작을 예시한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치를 예시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 신호 흐름을 예시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 고장 정보를 저장하는 동작을 예시한 흐름도이다.
도 7a는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 테스트하는 기본 메모리를 예시한 도면이고, 도 7b는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 탐색한 수리 솔루션을 예시한 도면이다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리에서 고장 정보의 위치가 동적으로 결정되고 저장되는 동작을 예시한 도면이다.
도 9은 본 발명의 다른 실시예에 따른 메모리 수리 솔루션 탐색 방법을 예시한 흐름도이다.
도 10a는 다양한 방식의 BIRA에 따른 수리율을 예시한 도면이고, 도 10b는 다양한 방식의 BIRA에 따른 분석 시간을 예시한 그래프이고, 도 10c는 다양한 방식의 BIRA에 따른 하드웨어 오버헤드를 예시한 그래프이다.
도 2a는 기존의 BIRA의 동작을 예시한 흐름도이고, 도 2b는 본 발명의 실시예들에 따른 BIRA의 동작을 예시한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치를 예시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 신호 흐름을 예시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 고장 정보를 저장하는 동작을 예시한 흐름도이다.
도 7a는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 테스트하는 기본 메모리를 예시한 도면이고, 도 7b는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 탐색한 수리 솔루션을 예시한 도면이다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리에서 고장 정보의 위치가 동적으로 결정되고 저장되는 동작을 예시한 도면이다.
도 9은 본 발명의 다른 실시예에 따른 메모리 수리 솔루션 탐색 방법을 예시한 흐름도이다.
도 10a는 다양한 방식의 BIRA에 따른 수리율을 예시한 도면이고, 도 10b는 다양한 방식의 BIRA에 따른 분석 시간을 예시한 그래프이고, 도 10c는 다양한 방식의 BIRA에 따른 하드웨어 오버헤드를 예시한 그래프이다.
이하, 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하고, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다.
도 1은 예비 자원을 이용한 메모리 수리(Built-In Self-Repair, BISR) 방식이 도시되어 있다. BIST(Built-In Self-Test) 모듈은 테스트 대상 회로를 테스트하기 위한 패턴을 자동적으로 생성하여 테스트 대상 회로에 자동적으로 입력시킨 후, 테스트 패턴과 테스트 후 결과 값이 사용자가 원하는 결과 값과 비교하여 회로의 고장을 판단한다. BIRA(Built-In Redundancy Analysis) 모듈은 BIST 모듈이 메모리의 고장 부분을 찾아낸 후, 고장 정보를 이용하여 여분의 메모리에 어떻게 재배치할 것인지 판단한다. BISR는 재배치 정보를 이용하여 사용자가 고장난 주소로 데이터를 읽거나 쓰기를 할 때 재배치 정보를 이용하여 여분의 메모리로 대체함으로써, 사용자는 고장이 없는 메모리를 사용하는 것과 같이 메모리를 사용할 수 있다.
메모리는 단층형 메모리 또는 적층형 메모리 장치로 구현될 수 있다. 적층형 메모리 장치는 하나 이상의 결합된 메모리 다이 층들, 메모리 패키지들, 또는 다른 메모리 요소들을 포함하는 3차원 컴퓨터 메모리를 의미한다. 적층형 메모리 장치는 복수의 메모리 층 및 시스템 층을 포함하며, 기판 위에 구현될 수 있다.
적층형 메모리 장치는 수직 적층형 또는 수평(예컨대, 사이드-바이-사이드) 적층형이거나, 서로 결합되어 있는 메모리 요소들을 포함할 수 있다. 복수의 메모리 층은 DRAM(Dynamic Random Access Memory)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 적층형 DRAM 표준(Wide IO)의 출현으로 DRAM 웨이퍼는 메모리 스택을 가진 동일 패키지에 시스템 온 칩(SoC) 웨이퍼와 같은 시스템 요소와 함께 적층될 수 있다. 적층형 메모리 장치에서는 DRAM의 제조 회사에 따라 장치마다 메모리 층들이 변할 수 있다.
복수의 메모리 층은 실리콘 관통전극을 통하여 상호 연결될 수 있다. 적층형 메모리는 실리콘 관통전극(Through Silicon Via, TSV) 제조 기법들을 이용하며, 메모리 스택을 통한 신호 경로들을 제공하기 위해 실리콘 다이들을 통하여 비아들이 생성된다. 실리콘 관통전극으로 연결할 때, 최상부(또는 최외곽) 메모리 다이 층은 제외될 수 있다.
시스템 층은 중앙 처리 유닛(Central Processing Unit, CPU), 메모리 컨트롤러, 및 기타 관련 시스템 요소들과 같은 요소들을 포함할 수 있다. 시스템 층은 시스템 온 칩(SoC)을 포함할 수 있다. 로직 칩은 애플리케이션 프로세서 또는 그래픽 처리 장치(Graphics Processing Unit, GPU)일 수 있다.
메모리 수리는 포괄적이고 메모리의 제조 회사에 의해 시행되는 임의의 메모리 포맷에 적용될 수 있다. 일부 실시예들에서 메모리 장치는 CAM 등과 같은 별개의 메모리에 저장하거나 메모리의 결함 있는 부분들의 주소들을 메모리의 양호한 부분들로 변환함으로써 결함 있는 요소들에 대한 여분(Redundancy)을 제공한다. 일부 실시예들에서 메모리의 결함 있는 메모리의 여분의 행들, 열들, 또는 블록들이 소정의 종래의 DRAM들에서 구현될 수 있다.
여분 메모리는 기본 메모리에서 오류가 발생한 셀을 대체한다. 여분 메모리는 셀 단위 또는 라인 단위로 오류가 발생한 하나 이상의 셀을 대체할 수 있다. 여분 메모리는 복수의 메모리 층의 행 또는 열과 연결된 라인을 교체하는 방식으로 수리할 수 있다. 여분 메모리는 기본 메모리의 행 또는 열과 연결된 라인을 교체하는 방식으로 수리할 수 있다. 여분 메모리는 물리적인 대체를 이용할 수 있고, 메모리 층에 해당하는 행렬처럼 동작하는 논리적인 대체를 수행할 수도 있다.
도 2a는 기존의 BIRA의 동작을 예시한 흐름도이고, 도 2b는 본 발명의 실시예들에 따른 BIRA의 동작을 예시한 흐름도이다.
도 2a를 참조하면, 기존의 메모리 수리 방식은 메모리의 테스트 과정에서 고장 정보를 수집한다(S201). 고장 정보를 수집한 후에 추가적으로 고장 정보를 분석한다(S202). 고장 정보를 분석한 후 수리 솔루션을 출력한다(S203). 기존의 메모리 자체 수리 하드웨어들은 최적의 수리율을 얻기 위해 메모리 테스트가 끝난 후 고장을 한꺼번에 분석하여 수리 솔루션을 도출함에 따라 수리 시간이 오래 걸린다.
도 2b를 참조하면, 본 발명의 실시예들에 따른 BIRA는 메모리가 테스트 되는 동안 메모리 고장이 발견되지 않아 메모리 자체 수리 하드웨어가 일반적으로 아무것도 하지 않고 새로운 고장이 들어오길 기다리고만 있는 여유 시간을 이용하여 고장을 재배치함으로써 메모리 테스트가 종료됨과 동시에 수리 솔루션이 도출될 수 있도록 설계된 하드웨어이다.
기존의 메모리 자체 수리 하드웨어와는 달리, 본 실시예에 따른 메모리 수리 솔루션 탐색 방법은 메모리 테스트를 통해 발견된 고장의 수집(S204)과 수리 솔루션 탐색을 위한 고장의 분석(S205)이 병렬적으로 처리되고, 최종적으로 메모리 수리 솔루션을 도출한다(S206). 메모리 테스트 과정에서 고장 정보를 수집하는 것과 고장 정보를 분석하는 것을 병렬로 처리하여, 추가적인 시간과 비용이 발생하지 않는다.
도 3은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치를 예시한 블록도이다. 도 4는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 신호 흐름을 예시한 도면이다.
메모리 수리 솔루션 탐색 장치(10)는 제어부(100) 및 고장 정보 메모리(200)를 포함한다.
제어부(100)는 프로세서 등으로 구현될 수 있으며, 고장 정보 메모리(200)에 연결된다. 제어부(100)는 기본 메모리의 고장 정보를 저장하는 위치를 재배치하는 명령어를 고장 정보 메모리로 전송할 수 있다.
고장 정보 메모리(200)는 기본 메모리의 고장 정보를 저장한다. 제어부(100)가 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 고장 정보 메모리(200)는 저장된 고장 정보의 위치를 재배치할 수 있다.
고장 정보 메모리(200)는 (i) 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리(300)와 (ii) 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리(400)를 포함한다.
제어부(100)로 새롭게 발견된 고장 정보가 들어오면 고장 정보 메모리(200)의 빈 공간에 고장 정보를 저장하기 위하여 저장 신호와 함께 고장 정보를 보낸다.
제어부(100)는 고장 정보 메모리(200)로부터 규칙적으로 클록 신호를 수신한다. 제어부(100)는 새로운 고장이 발견되지 않는 클록 신호를 수신하는 동안 고장의 재배치를 판단하고 고장의 재배치에 대한 명령어를 고장 정보 메모리(200)로 전송하여, 고장 정보의 재배치를 진행한다. 제어부(100)가 고장 정보의 재배치를 판단할 때는 고장 재배치로 인하여 고장 정보 메모리(200)에 추가 공간이 확보될 수 있는지의 여부를 확인한다. 제어부(100)는 고장 정보 메모리(200)로부터 읽어온 일부 데이터들을 비교하여 추가 공간 확보 여부를 확인한다.
제어부(100)는 메모리 테스트 장치로부터 테스트 종료 신호, 새로운 고장 해당 여부, 고장 정보 주소 등을 수신할 수 있다. 제어부(100)는 조기 종료 신호, 수리 가능 여부, 수리 솔루션 데이터를 출력할 수 있다. 제어부(100)는 고장 정보 메모리(200)로 데이터 삭제, 데이터 기록, 데이터 스위치 등에 관한 명령어를 전송하고 주소의 일부 또는 전부를 전송할 수 있다. 제어부(100)는 고장 정보 메모리(200)로부터 클록 신호, 재배치 매칭 신호 등을 수신할 수 있다.
메모리 테스트에 의해 새로운 고장이 발견되면 제어부(100)가 고장 정보를 고장 정보 메모리(200)의 빈 공간에 저장한다. 제어부(100)는 새로운 고장 정보가 들어오지 않을 때 저장되어 있는 고장 정보를 비교하여 고장 재배치를 진행한다. 제어부(100)는 서브 인에이블 정보와 공유 정보를 단순 비교하여 고장의 재배치 여부를 결정한다. 제어부(100)는 고장 정보의 재배치할 것으로 판단하면, 필요한 고장 데이터의 제거와 작성에 관한 명령어를 고장 정보 메모리(200)으로 전송하여 고장 정보 재배치를 완료한다.
고장 정보 메모리(200)는 행 메인 고장 정보 메모리(310), 행 서브 고장 정보 메모리(410), 열 메인 고장 정보 메모리(320), 및 열 서브 고장 정보 메모리(420)를 포함할 수 있다.
행 메인 고장 정보 메모리(310)는 행 메인 인에이블 정보(312), 행 메인 주소(314), 행 메인 머스트 정보(316)를 저장할 수 있다. 행 메인 인에이블 정보(312), 행 메인 주소(314), 행 메인 머스트 정보(316)는 하나 이상의 CAM 등의 메모리를 통하여 각각 저장될 수 있다.
행 서브 고장 정보 메모리(410)는 행 서브 인에이블 정보(412), 행 서브 주소(414), 열 공유 정보(416)를 저장할 수 있다. 행 서브 인에이블 정보(412), 행 서브 주소(414), 열 공유 정보(416)는 하나 이상의 CAM 등의 메모리를 통하여 각각 저장될 수 있다.
열 메인 고장 정보 메모리(320)는 열 메인 인에이블 정보(322), 열 메인 주소(324), 열 메인 머스트 정보(326)를 저장할 수 있다. 열 메인 인에이블 정보(322), 열 메인 주소(324), 열 메인 머스트 정보(326)는 하나 이상의 CAM 등의 메모리를 통하여 각각 저장될 수 있다.
열 서브 고장 정보 메모리(420)는 열 서브 인에이블 정보(422), 열 서브 주소(424), 행 공유 정보(426)를 저장할 수 있다. 열 서브 인에이블 정보(422), 열 서브 주소(424), 행 공유 정보(426)는 하나 이상의 CAM 등의 메모리를 통하여 각각 저장될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리를 예시한 도면이다.
메모리의 고장은 크게 단일 고장(Single Fault), 스파스 고장(Sparse Faulty), 및 머스트 수리 고장(Must Repair Faulty)으로 구분될 수 있다.
단일 고장은 고장 셀이 위치한 행 주소와 열 주소에 다른 고장 셀이 없는 상태이다.
스파스 고장은 라인 고장(Line Fault)이라고도 불리며, 특정 행 주소에 복수의 고장이 있거나 특정 열 주소에 복수의 고장이 있는 상태이다. 행 라인 고장은 하나의 여분 행으로 대체하거나 복수의 여분 열로 대체하여 수리할 수 있다. 행 라인 고장은 하나의 여분 행으로 대체하거나 복수의 여분 열로 대체하여 수리할 수 있다. 열 라인 고장은 하나의 여분 열으로 대체하거나 복수의 여분 행로 대체하여 수리할 수 있다.
머스트 수리 고장은 특정 행 주소에서 고장의 개수가 여분 열의 개수(Rc)보다 많거나 특정 열 주소에서 고장의 개수가 여분의 행의 개수(Rs)보다 많은 상태이다. 머스트 수리 고장 상태는 머스트 수리 조건을 의미한다. 행 머스트 수리 고장은 반드시 여분 행으로 수리해야 하고, 열 머스트 수리 고장은 반드시 여분 열로 수리해야 한다.
메인 고장 정보 메모리의 크기는 기본 메모리의 일부 라인을 대체하는 예비 자원의 개수를 기준으로 할당된다. 예컨대, 행 메인 고장 정보 메모리(310)는 Rs 개수만큼 할당되고, 열 메인 고장 정보 메모리(320)는 Cs 개수만큼 할당된다.
서브 고장 정보 메모리의 크기는 기본 메모리의 머스트 수리 조건을 고려하여, 예비 자원에 대응하는 라인의 방향에 따른 예비 자원의 개수를 기준으로 할당된다. 예컨대, 행 서브 고장 정보 메모리(410)는 Rs x Cs 개수만큼 할당되고, 열 서브 고장 정보 메모리(420)는 Rs x Cs 개수만큼 할당된다.
기본 메모리의 고장 정보에 관한 두 개의 주소에 대해서 두 개의 주소의 일부가 동일하면, 메인 고장 정보 메모리는 중복되는 하나의 주소 정보를 저장하고, 서브 고장 정보 메모리는 상이한 두 개의 주소 정보를 저장한다. 즉, 고장 주소를 행과 열로 구분하여 메인 고장 정보 메모리와 서브 고장 정보 메모리에 분산 저장한다.
메인 고장 정보 메모리는 (i) 기본 메모리의 고장 정보에 관한 일부의 주소 정보 및 (ii) 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 수리가 반드시 필요한 라인을 나타내는 머스트 수리 정보를 갖는다. 메인 고장 정보 메모리는 인에이블 정보를 포함할 수 있다. 인에이블 정보는 저장된 고장 정보의 유효성을 나타낸다. 주소 정보는 기본메모리에서 고장의 위치를 나타낸다. 머스트 수리 정보는 머스트 수리 고장을 나타낸다.
서브 고장 정보 메모리는 (i) 기본 메모리의 고장 정보에 관한 다른 일부의 주소 정보 및 (ii) 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능한 것을 나타내는 공유 정보를 갖는다. 서브 고장 정보 메모리는 인에이블 정보를 포함할 수 있다. 인에이블 정보는 저장된 고장 정보의 유효성을 나타낸다. 주소 정보는 기본메모리에서 고장의 위치를 나타낸다. 공유 정보를 이용하여 스파스 고장을 체크하고 공유 정보는 위치 재배치의 단서를 제공한다. 인에이블 정보와 공유 정보를 비교하여 위치 재배치 필요 여부를 판단할 수 있다.
메인 고장 정보 메모리는 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원을 기준으로 구분된 (i) 행 메인 고장 정보 메모리 및 (ii) 열 메인 고장 정보 메모리를 포함한다. 즉, 행과 열로 구분된 메인 고장 정보 메모리 쌍을 갖는다.
서브 고장 정보 메모리는 (i) 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 행 서브 고장 정보 메모리와 (ii) 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 열 서브 고장 정보 메모리를 포함할 수 있다. 즉, 행과 열로 구분된 서브 고장 정보 메모리 쌍을 갖는다.
행 서브 고장 정보 메모리는 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 열 주소에 대응하는 것을 나타내는 열 공유 정보를 포함할 수 있다.
열 서브 고장 정보 메모리는 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 행 주소에 대응하는 것을 나타내는 행 공유 정보를 포함할 수 있다.
두 개의 메인 고장 정보 메모리와 두 개의 서브 고장 정보 메모리는 고장의 행 주소와 열 주소 중 한 종류의 주소만 저장할 수 있다. 두 개의 메인 고장 정보 메모리와 두 개의 서브 고장 정보 메모리에서 고장 재배치에 의해 고장 정보가 저장되는 위치가 바뀔 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 고장 정보를 저장하는 동작을 예시한 흐름도이다.
단계 S610에서 메모리 수리 솔루션 탐색 장치는 메모리 테스트 종료 여부를 판단한다. 제어부가 테스트 종료 신호를 수신하면, 테스트가 종료된 것으로 판단한다. 단계 S615에 메모리 수리 솔루션 탐색 장치는 수리 솔루션 정보를 출력한다. 제어부는 메인 고장 정보 메모리에 저장된 주소를 수리 솔루션 정보로 출력한다.
단계 S620에서 메모리 수리 솔루션 탐색 장치는 새로운 고장을 검출한다. 제어부는 새로운 고장 신호 및 고장의 주소를 수신한다. 새로운 고장이 발견될 때마다 메모리 수리 솔루션 탐색 장치가 메인 고장 정보 메모리에 저장된 고장 정보를 확인하여 새롭게 발견된 고장과 같은 라인에 발생한 고장이 있는지를 확인한다.
단계 S630에서 메모리 수리 솔루션 탐색 장치는 머스트 수리 여부를 판단한다. 제어부는 머스트 수리 조건을 판단한다. 기존의 머스트 수리 고장에 따른 라인에 해당하면, 추가로 저장할 필요가 없으므로, 단계 S610를 진행한다.
단계 S640에서 메모리 수리 솔루션 탐색 장치는 메인 주소에 매칭하는지 판단한다. 제어부는 새로운 고장 정부의 주소의 일부가 메인 고장 정보 메모리의 메인 주소와 일치하는지 비교한다. 제어부는 새로운 고장 정부의 주소와 행 메인 고장 정보 메모리 또는 열 메인 고장 정보 메모리의 메인 주소를 비교한다.
단계 S650에서 메모리 수리 솔루션 탐색 장치는 메인 고장 정보 메모리를 갱신하고, 서브 고장 정보 메모리를 갱신한다. 새로운 고장 정보의 주소의 일부가 메인 고장 정보 메모리에 저장된 주소와 매칭하지 않으면, 새로운 고장 정보의 주소의 일부를 메인 고장 정보 메모리에 저장하고 다른 일부를 서브 고장 정보 메모리에 각각 저장한다. 즉, 메인 고장 정보 메모리의 빈 공간에도 고장 정보를 저장한다.
단계 S660에서 메모리 수리 솔루션 탐색 장치는 고장 정보가 반복된 것인지 판단한다. 동일한 고장 정보에 대해서는 추가로 저장할 필요가 없으므로, 단계 S610를 진행한다.
고장 정보가 반복된 것이 아니면, 고장 정보 메모리는 주소 중 행 방향과 열 방향 모두 저장하는 것이 아니라 둘 중 한 방향의 고장 주소만 저장한다.
단계 S670에서 메모리 수리 솔루션 탐색 장치는 머스트 수리 정보 생성이 필요한지 판단한다. 제어부는 새로운 고장 정보가 머스트 수리 고장 상태를 새롭게 생성하는지 머스트 수리 조건을 판단한다.
단계 S680에서 메모리 수리 솔루션 탐색 장치는 메인 고장 정보 메모리에서 머스트 수리 정보를 설정하고, 서브 고장 정보 메모리에서 주소를 추가 저장하여 갱신한다.
단계 S690에서 메모리 수리 솔루션 탐색 장치는 서브 고장 정보 메모리에서 고유 정보를 저장하고, 주소를 추가 저장하여 갱신한다.
단계 S620와 같이 새로운 고장이 검출되는 클록 신호 시점이 아닌, 고장 정보 메모리를 갱신하는 단계들과 같이 새로운 고장이 발견되지 않는 클록 신호 구간에서 메모리 수리 솔루션 탐색 장치는 고장 정보 메모리에 저장된 고장 정보를 재배치하여, 메인 고장 정보 메모리의 빈 공간을 확보한다.
제어부가 새로운 고장 정보를 수신한 후, 새로운 고장 정보의 주소의 일부가 상기 메인 고장 정보 메모리에 저장된 주소와 매칭하면, 새로운 고장 정보의 주소의 다른 일부를 서브 고장 정보 메모리에 저장한다.
고장 정보 메모리가 새로운 고장 정보를 저장한 후, 서브 고장 정보 메모리에 공유 정보가 있으면, 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 메인 고장 정보 메모리 및 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련한다.
제어부가 새로운 고장 정보를 수신한 후, 메인 고장 정보 메모리에 남은 공간이 부족하면, 제어부 또는 별도의 버퍼는 새로운 고장 정보의 주소를 임시 저장하고, 메인 고장 정보 메모리 및 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련한다.
서브 고장 정보 메모리에서 공유 정보를 갖는 주소가 공유 정보를 갖지 않도록 상호 대응하는 복수의 주소를 스위칭한다.
제어부가 수신한 새로운 고장 정보가 머스트 수리 정보에 해당하지 않고, 메인 고장 정보 메모리에 남은 공간이 부족하여, 메인 고장 정보 메모리 및 서브 고장 정보 메모리가 저장된 주소를 재배치해도 새로운 고장 정보를 저장할 수 없으면, 제어부는 조기 종료 신호를 출력한다. 즉, 기본 메모리의 수리가 불가능하면, 제어부는 조기 종료 신호를 출력한다.
제어부는 기본 메모리의 테스트가 종료하여 새로운 고장 정보를 더 이상 수신하지 않게 되면, 메인 고장 정보 메모리에 저장된 주소를 수리 솔루션으로 출력한다. 최종적으로 메모리 테스트가 종료되는 시점에서 메인 고장 정보 메모리에 저장된 고장 정보의 행 주소와 열 주소를 메모리의 수리 솔루션으로 출력한다.
이하에서는 도 7a 내지 도 8j를 참조하여, 메모리 수리 솔루션 탐색 장치가 고장 정보를 수집하고 병렬적으로 수리 솔루션을 탐색하는 동작을 설명하기로 한다.
도 7a는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 테스트하는 기본 메모리를 예시한 도면이고, 도 7b는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치가 탐색한 수리 솔루션을 예시한 도면이다.
도 7a를 참조하면, 본 실시예의 동작을 설명을 위해서, 기본 메모리의 행이 8이고 열이 8이고, 예비 자원인 여분 행의 개수(Rs)는 2이고 여분 열의 개수(Cs)는 2라고 가정한다. 고장 셀의 위치는 #1(0,0), #2(0,2), #3(1,1), #4(2.5), #5(3,5), #6(4,3), #7(6, 3), #8(7, 5)이고, 이러한 순서로 고장 정보를 수집한다고 가정한다. 도 7b에 도시된 바와 같이 본 실시예가 도출한 수리 솔루션은 인덱스 0 행, 인덱스 1행, 인덱스 3 열, 및 인덱스 5 열이다.
도 8a 내지 도 8j는 본 발명의 일 실시예에 따른 메모리 수리 솔루션 탐색 장치의 고장 정보 메모리에서 고장 정보의 위치가 동적으로 결정되고 저장되는 동작을 예시한 도면이다.
도 8a를 참조하면, 고장 정보 메모리는 #1(0,0) 및 #2(0,2)에 해당하는 스파스 고장을 저장한다. 첫 번째 고장 정보를 행 메인 고장 정보 메모리와 행 서브 고장 정보 메모리에 저장한다. 두 번째 고장 정보가 행 메인 고장 정보 메모리의 주소와 일부 일치하므로, 두 번째 고장 정보를 행 서브 고장 정보 메모리에 저장한다.
도 8b를 참조하면, 고장 정보 메모리는 #3(1,1) 및 #4(2,5)에 해당하는 단일 고장을 저장한다. 세 번째 고장 정보와 네 번째 고장 정보는 메인 고장 정보 메모리의 주소와 일치하지 않는다. 열 메인 고장 정보 메모리의 남은 공간이 행 메인 고장 정보 메모리의 남은 공간보다 크므로, 세 번째 고장 정보를 열 메인 고장 정보 메모리와 열 서브 고장 정보 메모리에 저장한다. 네 번째 고장 정보를 행 메인 고장 정보 메모리와 행 서브 고장 정보 메모리에 저장한다.
도 8c를 참조하면, 고장 정보 메모리는 #5(3,5)에 해당하는 스파스 고장을 저장한다. 열 메인 고장 정보 메모리의 남은 공간이 행 메인 고장 정보 메모리의 남은 공간보다 크므로, 다섯 번째 고장 정보를 열 메인 고장 정보 메모리와 열 서브 고장 정보 메모리에 저장한다. #4(2,5)에 해당하는 스파스 고장 상태가 행 서브 고장 정보 메모리에 존재하므로, 행 서브 고장 정보 메모리에 저장된 공유 정보의 플래그를 설정한다.
도 8d를 참조하면, 새로운 고장 정보를 수신하지 않는 동안에, 공유 정보의 플래그를 판독하여, 고장 정보의 위치를 재배치한다. #4(2, 5)를 열 서브 고장 정보 메모리에 저장하고, 행 메인 고장 정보 메모리와 행 서브 고장 정보 메모리에서 삭제한다.
도 8e를 참조하면, 고장 정보 메모리는 #6(4,3)에 해당하는 단일 고장을 저장한다. 여섯 번째 고장 정보를 행 메인 고장 정보 메모리와 행 서브 고장 정보 메모리에 저장한다.
도 8f를 참조하면, 행 메인 고장 정보 메모리와 열 메인 고장 정보 메모리에 일치하는 주소가 없고, 행 메인 고장 정보 메모리와 열 메인 고장 정보 메모리에 빈 공간이 없으므로, 고장 정보 메모리는 #7(6,3)에 해당하는 스파스 고장을 제어부 또는 버퍼에 저장한다. #6(4,3)에 해당하는 스파스 고장 상태가 행 서브 고장 정보 메모리에 존재하므로, 행 서브 고장 정보 메모리에 저장된 공유 정보의 플래그를 설정한다.
도 8g를 참조하면, 새로운 고장 정보를 수신하지 않는 동안에, 공유 정보의 플래그를 판독하여, 고장 정보의 위치를 재배치한다. #6(4, 3)과 #3(1,1)가 저장된 위치를 스위칭한다. 행과 열을 스위칭하여 빈 공간을 확보한다.
도 8h를 참조하면, 고장 정보 메모리는 #7(6,3)에 해당하는 스파스 고장을 열 메인 고장 정보 메모리와 열 서브 고장 정보 메모리에 저장한다.
도 8i를 참조하면, 제어부는 #8(7,5)에 해당하는 고장 정보를 수신한다. 열 서브 고장 정보 메모리에 #5(3,5)와 #(2,5)에 관한 정보가 기록되어 있으므로, #8(7,5)을 머스트 수리 고장으로 판단하고, 열 메인 고장 정보 메모리에서 해당하는 머스트 정보의 플래그를 설정한다.
도 8j를 참조하면, 메모리 테스트가 종료되면, 고장 정보 메모리는 행 메인 고장 정보 메모리에 저장된 주소와 열 메인 고장 정보 메모리에 저장된 주소를 수리 솔루션 정보로 출력한다.
도 9은 본 발명의 다른 실시예에 따른 메모리 수리 솔루션 탐색 방법을 예시한 흐름도이다. 메모리 수리 솔루션 탐색 방법은 메모리 수리 솔루션 탐색 장치에 의하여 수행될 수 있으며, 메모리 수리 솔루션 탐색 장치가 수행하는 동작에 관한 상세한 설명과 중복되는 설명은 생략하기로 한다.
메모리 수리 솔루션 탐색 방법은 기본 메모리의 고장 정보를 수집하여 고장 정보 메모리에 고장 정보를 저장하는 단계(S204) 및 고장 정보 메모리를 이용하여 고장 정보를 분석하여 수리 솔루션을 산출하는 단계(S205)를 포함한다.
메모리 수리 솔루션 탐색 방법은 기본 메모리의 고장 정보를 수집하여 고장 정보 메모리에 고장 정보를 저장하는 단계(S204)와 고장 정보를 분석하여 수리 솔루션을 산출하는 단계(S205)를 병렬적으로 처리한다.
단계 S910에서 메모리 수리 솔루션 탐색 방법은 기본 메모리를 테스트하여 제1 시점에서 제1 고장 정보를 수집한 후 제1 고장 정보를 고장 정보 메모리에 저장한다.
단계 S920에서 메모리 수리 솔루션 탐색 방법은 제2 고장 정보가 저장되기 전인 제1 시점 및 제2 시점 사이에, 고장 정보 메모리에 저장된 제1 고장 정보에 관한 주소의 위치를 재배치한다.
단계 S930에서 메모리 수리 솔루션 탐색 방법은 기본 메모리를 테스트하여 제2 시점에서 제2 고장 정보를 수집한 후 제2 고장 정보를 고장 정보 메모리에 저장한다.
고장 정보를 저장하는 단계(S204)는 고장 정보 메모리를 동적으로 분석하여 고장 정보에 관한 주소를 저장할 위치를 결정한다. 고장 정보 메모리는 (i) 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리와 (ii) 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리를 포함한다.
고장 정보를 저장하는 단계(S204)는 메인 고장 정보 메모리에서 남은 공간의 분포를 고려하여 고장 정보에 관한 주소의 일부를 저장하는 위치를 결정한다.
수리 솔루션을 산출하는 단계(S205)는 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 다른 방향을 갖는 라인의 개수보다 많은 개수의 고장이 하나의 라인에 존재하면, 메인 고장 정보 메모리에 머스트 수리 정보를 기록한다.
수리 솔루션을 산출하는 단계(S205)는 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 상기 기본 메모리의 고장을 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능하면, 상기 서브 고장 정보 메모리에 공유 정보를 기록한다.
수리 솔루션으로 출력하는 단계(S206)는 기본 메모리의 테스트를 종료하면, 고장 정보 메모리에 저장된 주소의 일부를 수리 솔루션으로 출력한다.
도 10a는 다양한 방식의 BIRA에 따른 수리율을 예시한 도면이고, 도 10b는 다양한 방식의 BIRA에 따른 분석 시간을 예시한 그래프이고, 도 10c는 다양한 방식의 BIRA에 따른 하드웨어 오버헤드를 예시한 그래프이다.
① ESP(Essential Spare Pivoting) ② LRM(Local Repair Most max) ③ CRESTA(Comprehensive Real-time Exhaustive Search Test and Analysis) ④ ISF(Intelligent Solve First) ⑤ SFCC(Selected Fail Count Comparison) ⑥ BRANCH ⑦ AMT(Address-Mapping Table) ⑧ LRM reusing Bitmap ⑨ FFR(Fault Free Region) in random access memory 등의 다른 BIRA와 비교한 결과, 본 실시예에 따른 메모리 수리 솔루션 탐색 방법인 ⑩ Proposed은 가장 높은 수리율을 확보하고, 분석 시간이 거의 0에 가깝고, 하드웨어 오버헤드도 최소화할 수 있다. 본 실시예에 따른 메모리 수리 솔루션 탐색 방법은 수리율, 분석 시간, 하드웨어 오버헤드 세 개의 평가 요소를 모두 만족한다.
본 실시예에 따른 메모리 수리 솔루션 탐색 방법의 하드웨어 오버헤드는 Rs x (log2M + 2) + Cs x (log2N + 2) + Rs x Cs x (log2M + log2N + 6)로 표현된다. Rs는 여분 행의 개수이고, Cs는 여분 열의 개수이고, M은 기본 메모리의 행의 개수이고, N은 기본 메모리의 열의 개수이다.
메모리 수리 솔루션 탐색 장치에 포함된 복수의 구성요소들은 상호 결합되어 적어도 하나의 모듈로 구현될 수 있다. 구성요소들은 장치 내부의 소프트웨어적인 모듈 또는 하드웨어적인 모듈을 연결하는 통신 경로에 연결되어 상호 간에 유기적으로 동작한다. 이러한 구성요소들은 하나 이상의 통신 버스 또는 신호선을 이용하여 통신한다.
메모리 수리 솔루션 탐색 장치는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합에 의해 로직회로 내에서 구현될 수 있고, 범용 또는 특정 목적 컴퓨터를 이용하여 구현될 수도 있다. 장치는 고정배선형(Hardwired) 기기, 필드 프로그램 가능한 게이트 어레이(Field Programmable Gate Array, FPGA), 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 이용하여 구현될 수 있다. 또한, 장치는 하나 이상의 프로세서 및 컨트롤러를 포함한 시스템온칩(System on Chip, SoC)으로 구현될 수 있다.
메모리 수리 솔루션 탐색 장치는 하드웨어적 요소가 마련된 컴퓨팅 디바이스에 소프트웨어, 하드웨어, 또는 이들의 조합하는 형태로 탑재될 수 있다. 컴퓨팅 디바이스는 각종 기기 또는 유무선 통신망과 통신을 수행하기 위한 통신 모뎀 등의 통신장치, 프로그램을 실행하기 위한 데이터를 저장하는 메모리, 프로그램을 실행하여 연산 및 명령하기 위한 마이크로프로세서 등을 전부 또는 일부 포함한 다양한 장치를 의미할 수 있다.
도 6 및 도 9에서는 각각의 과정을 순차적으로 실행하는 것으로 기재하고 있으나 이는 예시적으로 설명한 것에 불과하고, 이 분야의 기술자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 6 및 도 9에 기재된 순서를 변경하여 실행하거나 또는 하나 이상의 과정을 병렬적으로 실행하거나 다른 과정을 추가하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이다.
본 실시예들에 따른 동작은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다. 컴퓨터 판독 가능한 매체는 실행을 위해 프로세서에 명령어를 제공하는 데 참여한 임의의 매체를 나타낸다. 컴퓨터 판독 가능한 매체는 프로그램 명령, 데이터 파일, 데이터 구조 또는 이들의 조합을 포함할 수 있다. 예를 들면, 자기 매체, 광기록 매체, 메모리 등이 있을 수 있다. 컴퓨터 프로그램은 네트워크로 연결된 컴퓨터 시스템 상에 분산되어 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드, 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.
본 실시예들은 본 실시예의 기술 사상을 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 메모리 수리 솔루션 탐색 장치
100: 제어부
200: 고장 정보 메모리
300: 메인 고장 정보 메모리
400: 서브 고장 정보 메모리
100: 제어부
200: 고장 정보 메모리
300: 메인 고장 정보 메모리
400: 서브 고장 정보 메모리
Claims (19)
- 기본 메모리의 고장 정보를 저장하는 고장 정보 메모리; 및
상기 고장 정보 메모리에 연결되며 상기 기본 메모리의 고장 정보를 저장하는 위치를 재배치하는 명령어를 상기 고장 정보 메모리로 전송하는 제어부를 포함하며,
상기 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리와 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리를 포함하며,
상기 고장 정보 메모리가 새로운 고장 정보를 저장한 후,
상기 서브 고장 정보 메모리에 공유 정보가 있으면, 상기 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제1항에 있어서,
상기 제어부가 상기 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 상기 고장 정보 메모리는 저장된 고장 정보의 위치를 재배치하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제1항에 있어서,
상기 기본 메모리의 고장 정보에 관한 두 개의 주소에 대해서 상기 두 개의 주소의 일부가 동일하면, 상기 메인 고장 정보 메모리는 중복되는 하나의 주소 정보를 저장하고, 상기 서브 고장 정보 메모리는 상이한 두 개의 주소 정보를 저장하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제3항에 있어서,
상기 메인 고장 정보 메모리의 크기는 상기 기본 메모리의 일부 라인을 대체하는 예비 자원의 개수를 기준으로 할당되고,
상기 서브 고장 정보 메모리의 크기는 상기 기본 메모리의 머스트 수리 조건을 고려하여, 상기 예비 자원에 대응하는 라인의 방향에 따른 상기 예비 자원의 개수를 기준으로 할당되는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제4항에 있어서,
상기 메인 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 일부의 주소 정보 및 (ii) 상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 수리가 반드시 필요한 라인을 나타내는 머스트 수리 정보를 갖고,
상기 서브 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 다른 일부의 주소 정보 및 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 상기 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능한 것을 나타내는 공유 정보를 갖는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제3항에 있어서,
상기 메인 고장 정보 메모리는 상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원을 기준으로 구분된 (i) 행 메인 고장 정보 메모리 및 (ii) 열 메인 고장 정보 메모리를 포함하며,
상기 서브 고장 정보 메모리는 (i) 상기 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 행 서브 고장 정보 메모리와 (ii) 상기 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보와 조합하여 고장 정보의 전체 주소를 생성하는 다른 일부의 주소 정보를 저장하는 열 서브 고장 정보 메모리를 포함하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제6항에 있어서,
상기 행 서브 고장 정보 메모리는 상기 열 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 열 주소에 대응하는 것을 나타내는 열 공유 정보를 포함하고,
상기 열 서브 고장 정보 메모리는 상기 행 메인 고장 정보 메모리에 저장된 일부의 주소 정보에 대응하거나 새로운 고장 정보의 행 주소에 대응하는 것을 나타내는 행 공유 정보를 포함하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제3항에 있어서,
상기 제어부가 새로운 고장 정보를 수신한 후,
상기 새로운 고장 정보의 주소의 일부가 상기 메인 고장 정보 메모리에 저장된 주소와 매칭하면, 상기 새로운 고장 정보의 주소의 다른 일부를 상기 서브 고장 정보 메모리에 저장하고,
상기 새로운 고장 정보의 주소의 일부가 상기 메인 고장 정보 메모리에 저장된 주소와 매칭하지 않으면, 상기 새로운 고장 정보의 주소의 일부를 상기 메인 고장 정보 메모리에 저장하고 다른 일부를 상기 서브 고장 정보 메모리에 각각 저장하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 삭제
- 제3항에 있어서,
상기 제어부가 새로운 고장 정보를 수신한 후,
상기 메인 고장 정보 메모리에 남은 공간이 부족하면, 상기 제어부 또는 별도의 버퍼는 상기 새로운 고장 정보의 주소를 임시 저장하고, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제10항에 있어서,
상기 서브 고장 정보 메모리에서 공유 정보를 갖는 주소가 상기 공유 정보를 갖지 않도록 상호 대응하는 복수의 주소를 스위칭하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제3항에 있어서,
상기 제어부가 수신한 새로운 고장 정보가 머스트 수리 정보에 해당하지 않고, 상기 메인 고장 정보 메모리에 남은 공간이 부족하여, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리가 저장된 주소를 재배치해도 새로운 고장 정보를 저장할 수 없으면,
상기 제어부는 조기 종료 신호를 출력하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 제3항에 있어서,
상기 제어부는 상기 기본 메모리의 테스트가 종료하여 새로운 고장 정보를 더 이상 수신하지 않게 되면, 상기 메인 고장 정보 메모리에 저장된 주소를 수리 솔루션으로 출력하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 장치. - 기본 메모리의 고장 정보를 수집하여 고장 정보 메모리에 상기 고장 정보를 저장하는 단계; 및
상기 고장 정보 메모리를 이용하여 상기 고장 정보를 분석하여 수리 솔루션을 산출하는 단계를 병렬적으로 처리하며,
상기 고장 정보 메모리는 (i) 상기 기본 메모리의 고장 정보에 관한 주소의 일부를 저장하는 메인 고장 정보 메모리와 (ii) 상기 기본 메모리의 고장 정보에 관한 주소의 다른 일부를 저장하는 서브 고장 정보 메모리를 포함하며,
상기 고장 정보 메모리가 새로운 고장 정보를 저장한 후,
상기 서브 고장 정보 메모리에 공유 정보가 있으면, 상기 기본 메모리의 고장 정보를 수집하는 전체 시간 중에서 새로운 고장 정보를 수신하지 않는 시간에, 상기 메인 고장 정보 메모리 및 상기 서브 고장 정보 메모리는 저장된 주소를 재배치하여 저장 가능한 공간을 마련하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법. - 제14항에 있어서,
상기 고장 정보를 저장하는 단계는,
상기 기본 메모리를 테스트하여 제1 시점에서 제1 고장 정보를 수집한 후 상기 제1 고장 정보를 고장 정보 메모리에 저장하고, 상기 기본 메모리를 테스트하여 제2 시점에서 제2 고장 정보를 수집한 후 상기 제2 고장 정보를 상기 고장 정보 메모리에 저장하며,
상기 수리 솔루션을 산출하는 단계는,
상기 제2 고장 정보가 저장되기 전인 상기 제1 시점 및 상기 제2 시점 사이에, 상기 고장 정보 메모리에 저장된 상기 제1 고장 정보에 관한 주소의 위치를 재배치하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법. - 제15항에 있어서,
상기 고장 정보를 저장하는 단계는,
상기 고장 정보 메모리를 동적으로 분석하여 고장 정보에 관한 주소를 저장할 위치를 결정하고,
상기 수리 솔루션을 산출하는 단계는,
상기 기본 메모리의 테스트를 종료하면 상기 고장 정보 메모리에 저장된 주소의 일부를 수리 솔루션으로 출력하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법. - 제14항에 있어서,
상기 고장 정보를 저장하는 단계는,
상기 메인 고장 정보 메모리에서 남은 공간의 분포를 고려하여 고장 정보에 관한 주소의 일부를 저장하는 위치를 결정하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법. - 제17항에 있어서,
상기 수리 솔루션을 산출하는 단계는,
상기 기본 메모리의 고장을 라인 단위로 대체하는 예비 자원에서 다른 방향을 갖는 라인의 개수보다 많은 개수의 고장이 하나의 라인에 존재하면, 상기 메인 고장 정보 메모리에 머스트 수리 정보를 기록하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법. - 제14항에 있어서,
상기 수리 솔루션을 산출하는 단계는,
상기 기본 메모리의 고장 정보에 관한 주소의 일부가 중복됨에 따라 상기 기본 메모리의 고장을 예비 자원에서 다른 방향을 갖는 라인으로 대체 가능하면, 상기 서브 고장 정보 메모리에 공유 정보를 기록하는 것을 특징으로 하는 메모리 수리 솔루션 탐색 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102483739B1 (ko) * | 2021-07-13 | 2022-12-30 | 연세대학교 산학협력단 | Bira cam 구조를 재활용한 dram 기반 포스트 실리콘 디버깅 방법 및 장치 |
| US11631474B2 (en) | 2020-10-23 | 2023-04-18 | Uif (University Industry Foundation), Yonsei University | Redundancy analysis method and redundancy analysis apparatus |
| KR20240016013A (ko) * | 2022-07-28 | 2024-02-06 | 와이아이케이 주식회사 | 반도체 테스트 방법 및 장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220042947A (ko) * | 2020-09-28 | 2022-04-05 | 에스케이하이닉스 주식회사 | 간단해진 빌트-인 셀프-리페어 로직을 갖는 메모리 컨트롤러 및 그 동작 방법과, 그 메모리 컨트롤러를 포함하는 메모리 시스템 |
| CN114565501B (zh) * | 2022-02-21 | 2024-03-22 | 格兰菲智能科技有限公司 | 用于卷积运算的数据加载方法及其装置 |
| KR20230135755A (ko) * | 2022-03-17 | 2023-09-26 | 에스케이하이닉스 주식회사 | 반도체 메모리의 리던던시 처리 방법 및 장치 |
| KR20230142230A (ko) * | 2022-04-01 | 2023-10-11 | 에스케이하이닉스 주식회사 | 동적 폴트 클러스터링 방법 및 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020069731A (ko) * | 2001-02-27 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치와 그의 리페어 해석 방법 |
| KR20120055213A (ko) * | 2010-11-23 | 2012-05-31 | 에스케이하이닉스 주식회사 | 고장 정보 저장장치 및 저장방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120260138A1 (en) * | 2011-04-05 | 2012-10-11 | Downing Iii Robert L | Error logging in a storage device |
| US9558069B2 (en) * | 2014-08-07 | 2017-01-31 | Pure Storage, Inc. | Failure mapping in a storage array |
| US10153055B2 (en) * | 2015-03-26 | 2018-12-11 | International Business Machines Corporation | Arbitration for memory diagnostics |
| US20170262337A1 (en) * | 2016-03-10 | 2017-09-14 | Smart Modular Technologies, Inc. | Memory module repair system with failing component detection and method of operation thereof |
-
2019
- 2019-06-17 KR KR1020190071455A patent/KR102135470B1/ko active IP Right Grant
-
2020
- 2020-05-18 US US16/877,109 patent/US11386973B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020069731A (ko) * | 2001-02-27 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치와 그의 리페어 해석 방법 |
| KR20120055213A (ko) * | 2010-11-23 | 2012-05-31 | 에스케이하이닉스 주식회사 | 고장 정보 저장장치 및 저장방법 |
| KR101211042B1 (ko) | 2010-11-23 | 2012-12-13 | 에스케이하이닉스 주식회사 | 고장 정보 저장장치 및 저장방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11631474B2 (en) | 2020-10-23 | 2023-04-18 | Uif (University Industry Foundation), Yonsei University | Redundancy analysis method and redundancy analysis apparatus |
| KR102483739B1 (ko) * | 2021-07-13 | 2022-12-30 | 연세대학교 산학협력단 | Bira cam 구조를 재활용한 dram 기반 포스트 실리콘 디버깅 방법 및 장치 |
| KR20240016013A (ko) * | 2022-07-28 | 2024-02-06 | 와이아이케이 주식회사 | 반도체 테스트 방법 및 장치 |
| KR102668885B1 (ko) | 2022-07-28 | 2024-05-24 | 주식회사 와이씨 | 반도체 테스트 방법 및 장치 |
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