KR20240016013A - 반도체 테스트 방법 및 장치 - Google Patents

Abstract

본 개시는 반도체 테스트 방법 및 그 방법이 적용된 장치에 관한 것이다. 본 개시의 일 실시예에 따른 반도체 테스트 방법은, 반도체 메모리 디바이스 내 복수의 라인 중 필수 교체 라인을 결정하는 단계와, 상기 필수 교체 라인에 대한 정보를 클리어(Clear) 또는 마스크(Mask) 처리하는 단계 및 상기 클리어 또는 마스크 처리된 필수 교체 라인에 포함되지 않은 개별 결함 셀에 대한 RA를 실시하는 단계를 포함할 수 있다.

Description

반도체 테스트 방법 및 장치{METHOD AND APPARATUS FOR TESTING SEMICONDUCTOR}

본 개시는 반도체 테스트 방법 및 그 방법이 적용된 장치에 관한 것이다. 보다 자세하게는, 반도체 테스트 장치의 메모리 관리의 효율성을 고도화하여 시간적 및 경제적 비용을 저감하는 반도체 테스트 방법에 관한 것이다.

반도체의 메모리 디바이스(Memory device)는 수많은 셀(Cell)로 이루어져 있는데, 공정상의 문제로 몇몇 셀에서 결함이 발생할 수 있다. 이하 도 1 내지 도 4를 참조하여 설명한다. 반도체 테스트 장치는 메모리 디바이스(13)에 대해 기능 검사를 실시하여 결함이 발생한 셀의 위치를 식별하고 이를 FM(Fail Memory)(11)에 저장한다. 상기 FM(11)에 저장된 결함이 발생한 셀의 위치와 관련된 결함 데이터는 BM(Buffer Memory)(12)로 복사되고, 반도체 테스트 장치는 BM에 저장된 결함 데이터를 기초로 RACPU(Redundancy CPU)(14)가 RA(Repair Analysis)를 실시한다.

반도체의 메모리 디바이스(13)의 셀에 결함이 발생할 시, 여분의 셀로 해당 결함 셀이 대체되며, 반도체 테스트 장치가 효율적으로 셀 대체를 수행하기 위하여 분석하는 것을 RA라 한다. 상기 셀 대체는 라인(Line) 단위로 이루어지며, 상기 RA는 메모리 디바이스(13)의 결함을 어떠한 스페어 라인(21,22)으로 대체할 것인가를 분석하고 그 결과를 도출하는 것이다.

도 2를 참조하면, 예를 들어, X 스페어 라인(21)의 수가 8개이고, Y 스페어 라인(22) 수가 4개일 경우, X주소 방향의 결함(23)이 8개를 초과할 때 X 스페어 라인(21)만으로는 해당 결함 셀을 충분히 대체할 수 없다. 따라서, Y 스페어 라인(22)을 이용하여 교체를 실시하여야 하는 것이다. 이와 같이 어떠한 스페어 라인(21,22)으로 교체해야 하는지 결정된 라인을 필수 교체 라인(Must-repair line)이라고 한다.

셀 각각의 결함 발생 여부를 확인하는 기능 검사(Function test)의 수행 결과를 저장하는 FM(11)은 복수의 DRAM(Dynamic Random Access Memory)로 구성되어 있으며, 기능 검사 수행 시 FM(11) 용량 전체를 사용하지 않는 경우 FM(11)을 인터리브(Interleave) 상태로 하는 것으로 기능 검사 수행 시간을 절약할 수 있다.

상기 인터리브 동작의 효과는, 예를 들어 도 3을 참조하여 설명하면, 데이터(Data)의 크기가 n 비트 이고 FM(11)의 동작 주파수가 50MHz일 때,저장할 수 있는 데이터의 크기는 n*p 비트가 되고, 1개의 디바이스(13-1)에 대한 결함 데이터를 입력하는데 20ns가 필요하게 된다.그러나, 2개의 메모리 디바이스(13-1, 13-2)에 대한 결함 데이터를 교대로 저장하면, 100MHz의 속도로 결함 데이터를 저장할 수 있는 것이다. 단, 2개의 메모리 디바이스(13-1, 13-2)에 대한 결함 데이터의 주소는 동일한 주소를 가져야 하므로 FM(11)의 저장 가능한 메모리는 절반이 되나, 처리 속도는 2배가 되는 것이다.이 경우를 2 인터리브라고 한다.

도 4를 참조하면, 예를 들어, 컨트롤러(41)를 통해 상기 제1 FM(11-1) 및 제2 FM(11-2)에 저장된 결함 정보는 OR 조건으로 BM(12)에 복사된다. 상기 BM(12)에 복사된 결함 정보를 바탕으로 RACPU(14)가 RA를 실시하는 것이다. 여기서, BM(12)은 FM(11)에 저장된 만큼의 결함정보를 복사 받아야 하므로 FM(11)과 같은 크기를 갖는다. 그러나, 상기하였듯 FM(11)이 2 인터리브 상태일 경우 BM(12)은 본래 FM(11) 크기의 절반만큼의 데이터만을 수신하므로 제1 BM(12-1)은 상기 데이터를 저장하되, BM(12)의 나머지 절반 공간에 해당하는 제2 BM(12-2)은 사용하지 않게 된다.

상기하였듯, 반도체 테스트 수행 중 인터리브 사용 시 활용되지 않는 BM(12)의 용량이 존재함에도 불구하고, 기존의 반도체 테스트 수행 방법은 이러한 자원을 낭비하고 있는 실정이다. 따라서, 이를 활용하는 더욱 효율적인 반도체 테스트 수행 방법 및 장치의 제공이 요구된다.

본 개시의 몇몇 실시예들을 통하여 달성하고자 하는 기술적 과제는, 반도체 테스트 수행 중 FM의 인터리브 동작 시 낭비되는 메모리를 활용하여 RA 시간을 감축하는 반도체 테스트 장치를 제공하는 것이다.

본 개시의 몇몇 실시예들을 통하여 달성하고자 하는 다른 기술적 과제는, 반도체 테스트 장치 내 사용하지 않는 메모리 자원을 활용하여 보다 향상된 전력 효율을 갖는 반도체 테스트 수행 방법 및 그 방법이 적용된 반도체 테스트 장치를 제공하는 것이다.

본 개시의 몇몇 실시예들을 통하여 달성하고자 하는 또 다른 기술적 과제는, 반도체 장치에서 기준치 이상의 셀 결함 발생 라인을 특정하는 방법을 제공하는 것이다.

본 개시의 몇몇 실시예들을 통하여 달성하고자 하는 또 다른 기술적 과제는, 사용하지 않는 메모리 자원을 활용하여 반도체 결함 테스트 수행 시간을 저감하는 방법을 제공하는 것이다.

본 개시의 몇몇 실시예들을 통하여 달성하고자 하는 또 다른 기술적 과제는, 기준치 이상의 셀 결함 발생 라인을 RA 실시 전 파악하여 불필요한 RA 실시를 사전에 예방하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 해결하기 위한, 본 개시의 일 실시예에 따른 반도체 장치는, 메모리 디바이스(Memory device) 내 결함 셀(Cell)에 대한 정보를 입력 받는 FM(Fail Memory) 유닛과, 제1 BM(Buffer Memory) 및 제2 BM을 포함하는 BM 유닛과, 상기 FM에서 상기 BM 유닛으로의 상기 결함 셀에 대한 정보의 복사를 제어 하는 컨트롤러를 포함할 수 있되, 상기 제1 BM은 인터리브(Interleave) 모드에 따른 FM으로부터 BM으로의 결함 셀에 대한 정보의 복사의 결과로, 상기 FM으로부터 결함 셀에 대한 정보를 입력 받는 메모리이고, 상기 제2 BM은 상기 복사의 결과로 상기 FM으로부터 상기 결함 셀에 대한 정보를 입력 받지 않는 메모리일 수 있고, 상기 컨트롤러는 상기 메모리 디바이스의 필수 교체 라인(Must-repair line)을 식별하는 동작 및 상기 제2 BM에 상기 필수 교체 라인에 대한 정보를 기록하는 동작을 수행하는 것일 수 있다.

몇몇 실시예에서, 상기 메모리 디바이스의 필수 교체 라인을 식별하는 동작은 상기 메모리 디바이스 내 라인 각각이 포함하는 결함 셀의 개수와 결함 라인 판정 기준치를 비교하는 동작을 포함할 수 있다.

몇몇 실시예에서, 상기 결함 라인 판정 기준치는, 상기 메모리 디바이스의 스페어 라인(Spare line)수에 기초하여 결정되는 것일 수 있고, 복수의 제1 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제1 결함 라인 판정 기준치 및 복수의 제2 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제2 결함 라인 판정 기준치를 포함하는 것일 수 있다.

몇몇 실시예에서, 상기 반도체 메모리 디바이스 내 복수의 라인 각각이 포함하는 결함 셀의 개수는, 상기 메모리 디바이스 내 제1 방향 라인 각각에 대응되는 제1 결함 발생 수 및 상기 메모리 디바이스 내 제2 방향 라인 각각에 대응되는 제2 결함 발생 수를 포함하는 것일 수 있다.

몇몇 실시예에서, 상기 반도체 테스트 장치는 상기 제2 BM에 저장된 필수 교체 라인에 대한 정보에 기초하여 RA(Repair Analysis)를 실시하는 프로세서를 더 포함할 수 있다.

몇몇 실시예에서, 상기 제2 BM에 상기 필수 교체 라인에 대한 정보를 기록하는 동작은 상기 컨트롤러가 제1 BM에 결함 셀에 대한 정보를 복사하는 시점에 수행되는 것일 수 있다.

상기 기술적 과제를 해결하기 위한, 본 개시의 다른 실시예에 따른 반도체 테스트 방법은, 메모리 디바이스 내 복수의 라인 중 필수 교체 라인을 결정하는 단계와, 상기 필수 교체 라인에 대한 정보를 클리어(Clear) 또는 마스크(Mask) 처리하는 단계 및 상기 클리어 또는 마스크 처리된 필수 교체 라인에 포함되지 않은 개별 결함 셀에 대한 RA를 실시하는 단계를 포함할 수 있다.

몇몇 실시예에서, 상기 필수 교체 라인에 대한 정보는, BM의 활용 가능 필드에 저장되는 것일 수 있다.

몇몇 실시예에서, 상기 BM의 활용 가능 필드는 인터리브 모드에 따른 FM으로부터 BM으로의결함 셀에 대한 정보의 복사의 결과로, 상기 FM으로부터 상기 결함 셀에 대한 정보를 입력 받지 않는 메모리일 수 있다.

몇몇 실시예에서, 상기 메모리 디바이스 내 복수의 라인 중 필수 교체 라인을 결정하는 단계는, 결함 라인 판정 기준치를 설정하는 단계와, 상기 메모리 디바이스 내 라인 각각의 결함 발생 수를 식별하는 단계 및 상기 메모리 디바이스 내 라인 각각의 결함 발생 수와 상기 결함 라인 판정 기준치를 비교하는 단계를 포함할 수 있다.

몇몇 실시예에서, 상기 결함 라인 판정 기준치는, 상기 메모리 디바이스의 스페어 라인(Spare line)수에 기초하여 결정되는 것일 수 있되, 복수의 제1 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제1 결함 라인 판정 기준치 및 복수의 제2 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제2 결함 라인 판정 기준치를 포함하는 것일 수 있다.

몇몇 실시예에서, 상기 메모리 디바이스 내 라인 별 결함 발생 수를 식별하는 단계는, 상기 메모리 디바이스 내 제1 방향 라인 각각에 대응되는 제1 결함 발생 수를 식별하는 단계 및 상기 메모리 디바이스 내 제2 방향 라인 각각에 대응되는 제2 결함 발생 수를 식별하는 단계를 포함할 수 있다.

몇몇 실시예에서, 상기 메모리 디바이스 내 라인 각각의 결함 발생 수와 상기 결함 라인 판정 기준치를 비교하는 단계는, 상기 제1 결함 라인 판정 기준치를 초과하는 제1 결함 발생 수를 갖는 라인을 필수 교체 라인으로 결정하는 단계 및 상기 제2 결함 라인 판정 기준치를 초과하는 제2 결함 발생 수를 갖는 라인을 필수 교체 라인으로 결정하는 단계를 포함할 수 있다.

도 1 내지 도 4는 종래의 반도체 테스트 수행 방법을 예시적으로 설명하기 위한 도면들이다.
도 5는 본 개시의 일 실시예에 따른 반도체 테스트 장치를 예시적으로 설명하기 위한 도면이다.
도 6은 본 개시의 다른 실시예에 따른 반도체 테스트 방법의 순서도이다.
도 7은 도 6을 참조하여 설명된 일부 동작을 자세하게 설명하기 위한 도면이다.
도 8은 본 개시의 몇몇 실시예들에서 수행될 수 있는 필수 교체 라인 결정 단계를 예시적으로 설명하기 위한 도면이다.
도 9는 본 개시의 몇몇 실시예들에서 수행될 수 있는 필수 교체 라인 정보를 BM(Buffer Memory)에 저장하는 단계를 예시적으로 설명하기 위한 도면이다.
도 10은 도 6에 도시된 필수 교체 라인 정보를 이용하여 RA(Repair Analysis)를 실시하는 단계를 보다 자세하게 설명하기 위한 순서도이다.
도 11은 본 개시의 몇몇 실시예들에서 수행될 수 있는 RA 실시 단계를 예시적으로 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 발명의 기술적 사상을 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.

본 개시의 다양한 실시예들에 대한 설명에 앞서, 이하의 실시예들에서 사용되는 용어에 대해 명확하게 하기로 한다.

이하의 실시예들에서, '메모리 디바이스(Memory device)'는 본 개시의 몇몇 실시예들에서 수행되는 테스트의 대상이 되는, 정보를 전자적으로 저장하는 기능을 갖는 반도체 장치를 의미할 수 있다. 상기 메모리 디바이스는 복수의 셀(Cell)을 포함하는 것일 수 있다. 이는 본 개시의 몇몇 실시예들에서 '디바이스(Device)', '반도체 장치(Semiconductor device)' 및 '반도체(Semiconductor)' 등의 용어와 혼용될 수 있다.

이하의 실시예들에서, '기능 검사(Function test)'는 메모리 디바이스에 포함된 셀 각각의 결함 발생 여부를 확인하는 테스트를 의미할 수 있다.

이하의 실시예들에서 'RA(Repair Analysis)'는 메모리 디바이스에 포함된 결함 셀을 여분의 셀로 교체하기 위한 최적의 방안을 도출하는 분석을 의미할 수 있다. 당해 기술 분야에서 'RA(Repair Analysis)'는 'Redundancy Analysis'와 혼용될 수 있다.

이하의 실시예들에서, '인터리브(Interleave)'는 메모리 장치를 N 개의 부분으로 나누어 각각 동시에 참조할 수 있게 하는 상태 또는 동작을 의미한다. 예를 들어, 제1 데이터 파일이 제1 내지 제2 데이터 섹터(Data sector)에 분산되어 있고, 제1 내지 제2 데이터 섹터가 차례대로 배열되어 있다면, 상기 메모리 장치는 제1 데이터 파일을 읽기 위하여 제1 데이터 섹터를 모두 읽은 후 제2 데이터 섹터를 읽기까지 대기하여야 한다. 그러나, 2 인터리브 동작 수행 시 상기 메모리 장치의 가용 용량은 절반으로 감소하되, 제1 데이터 섹터와 제2 데이터 섹터를 동시에 읽을 수 있으므로 2배의 속도로 데이터를 읽어 들일 수 있는 것이다. 당해 기술 분야에서 상기 인터리브는 '메모리 인터리빙(Memory interleaving) 등의 용어와 혼용될 수 있다.

본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

이하, 도면들을 참조하여 본 개시의 몇몇 실시예들을 설명한다.

도 5는 본 개시의 일 실시예에 따른 반도체 테스트 장치를 예시적으로 설명하기 위한 도면이다.

도 5를 참조하면, 본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 TMP(Test Management Processor)(60)을 포함할 수 있다. TMP(60)는 반도체 테스트 장치에 실장된 프로세서일 수 있으며, 반도체 테스트 시스템 또는 반도체 테스트에 활용되는 하드웨어를 제어할 수도 있다. 또한, 반도체 테스트를 실행하고 그 결과를 취득할 수 있다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 ALPG(Algorithmic Pattern Generator)(59)를 포함할 수 있다. ALPG(59)는 당해 기술 분야에서 '패턴 생성기(Pattern generator)'등의 용어와 혼용될 수 있다. 본 개시의 몇몇 실시예들에 대한 이해를 돕기 위해, 이하 '패턴 생성기(59)'로 기재토록 한다.

본 개시의 몇몇 실시예에서, 패턴 생성기(59)는 메모리 디바이스(64)를 테스트하기 위한 패턴을 생성하여 PE(Pin Electronic) 보드(63)에 제어 신호를, FM 유닛(Fail Memory Unit)(65)에 주소 정보를 전송할 수 있다. 여기서, 패턴은 메모리 디바이스(64)에 입력될 다양한 경우의 입력 값의 집합을 의미할 수 있다. 가령, 4개의 셀로 이루어진 메모리 디바이스를 테스트하기 위하여는, 0000 내지 1111 까지의 16가지 패턴을 사용할 수도 있다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 PE 보드(63)를 포함할 수 있다. PE 보드(63)는 핀 출력 파형 생성 및 입력 파형을 판정하는 것일 수 있다.

본 개시의 몇몇 실시예에서, 상기 PE 보드(63)는 상기 패턴 생성기(59)가 생성한 패턴을 메모리 디바이스에 입력할 수 있다. 상기 패턴을 메모리 디바이스에 입력하는 동작은 PE 보드(63) 내부의 드라이버에서 수행되는 것일 수 있다.

본 개시의 몇몇 실시예에서, 상기 PE 보드(63)는 메모리 디바이스의 출력 값을 평가할 수 있다. 상기 패턴 생성기(59)가 생성한 패턴은 입력 값과 상기 입력 값에 대응되는 기대 출력 값의 쌍으로 이루어지는데, 상기 PE 보드(63)는 입력한 패턴에 대응되는 기대 출력 값과 상기 메모리 디바이스의 실제 출력 값을 비교하여 메모리 디바이스가 기대 동작하는 지의 여부를 판단할 수도 있다. 상기 메모리 디바이스가 기대 동작하는 지의 여부를 판단하는 동작은 상기 PE 보드(63) 내의 비교기(Comparator)에서 수행되는 것일 수 있다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 FM 유닛(65)을 포함할 수 있다. FM 유닛(65)은 입력 파형에 대한 판정 데이터를 저장하는 것일 수 있다. 본 개시의 몇몇 실시예에서, FM 유닛(65)은 메모리 디바이스(64)에 포함된 복수의 셀 각각의 결함 여부에 대한 정보를 저장하는 것일 수 있다.

본 개시의 몇몇 실시예에서, 상기 FM 유닛(65)은 패턴 생성기(59)로부터 주소 정보를 수신하고, PE 보드(63)로부터 결함 여부에 대한 정보를 수신할 수 있다. 가령, FM 유닛(65)은 PE 보드(63)로부터 메모리 디바이스에 결함이 존재한다는 정보를 수신했을 때, 패턴 생성기(59)로부터 수신한 주소에 대응되는 위치에 결함이 존재한다는 정보를 저장할 수 있다.

본 개시의 몇몇 실시예들에 대한 이해를 돕기 위하여 이하 메모리 디바이스(64)에 포함된 복수의 셀 각각의 결함 여부에 대한 정보는 '결함 데이터'로 기재토록 한다.

본 개시의 몇몇 실시예에서, FM 유닛(65)은 인터리브 상태에서 결함 데이터를 저장할 수 있다. 해당 실시예에 따르면, FM 유닛(65)은 FM 유닛(65) 용량 분(分)의 인터리브 계수만큼의 데이터만을 저장할 수 있되, 인터리브 계수 배(倍)의 속도로 결함 데이터를 저장할 수 있다. 상기 FM 유닛(65)이 n*p의 용량을 갖는 메모리 이고, 50MHz의 동작 속도로 정보를 저장할 수 있는 장치임을 가정할 때, 상기 FM 유닛(65)이 동시에 두 개의 데이터 섹터를 읽을 수 있게 하여 100MHz의 속도로 정보를 저장할 수 있게 하면, n*p/2 만큼의 용량만을 저장할 수 있는 것이다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 컨트롤러(81)를 포함할 수 있다. 본 개시의 몇몇 실시예에서, 컨트롤러(81)는 FM 유닛(65)에 저장된 결함 데이터를 읽어 들일 수 있다. 또한, 상기 읽어 들인 결함 데이터를 OR 조건으로 BM 유닛(Buffer Memory Unit)(66)에 복사할 수도 있다.

가령, 제1 FM에 저장된 제1 셀에 대한 정보는 제1 셀이 결함 셀임을 나타내는 것이고, 제2 FM에 저장된 제1 셀에 대한 정보는 제1 셀이 정상 셀임을 나타내는 것일 때, 컨트롤러(81)는 BM 유닛(66)에 제1 셀이 결함 셀인 것으로 저장할 수 있는 것이다.

본 개시의 몇몇 다른 실시예에서, 컨트롤러(81)는 결함 라인 판정 기준치를 설정할 수 있다. 여기서, 상기 결함 라인 판정 기준치는 메모리 디바이스(64) 내 복수의 셀을 포함하는 특정 라인이 필수 교체 라인(Must-repair line)인지의 여부를 결정하는 기준 수치일 수 있다. 가령, 컨트롤러(81)에 의해 설정된 결함 라인 판정 기준치가 5이고, 메모리 디바이스(64) 내 제1 라인이 6개의 결함 셀을 포함할 경우, 상기 제1 라인은 필수 교체 라인으로 결정될 수 있는 것이다.

또한, 상기 결함 라인 판정 기준치는 복수의 제1 방향 라인들이 필수 교체 라인인지 여부의 기준이 되는 제1 결함 라인 판정 기준치와, 복수의 제2 방향 라인들이 필수 교체 라인인지 여부의 기준이 되는 제2 결함 라인 판정 기준치를 각각 포함할 수 있다.

본 개시의 몇몇 또 다른 실시예에서, 컨트롤러(81)는 제1 BM에 결함 셀 정보를 복사하는 시점에, 제2 BM에 필수 교체 라인에 대한 정보를 기록할 수도 있으나, 이에 관하여는 후술한다.

또한, 상기 결함 라인 판정 기준치는 메모리 디바이스(64)에 포함된 스페어 라인의 수에 따라 가변적이므로, FM 유닛(65)에 저장된 결함 데이터를 BM 유닛(66)에 복사하기 전에 설정될 수 있으나, 이에 관하여는 후술한다. 여기서, 상기 스페어 라인은 결함 셀을 라인 단위로 교체하기 위한 여분의 정상 셀들의 집합일 수 있다.

또한, 컨트롤러(81)는 필수 교체 라인을 식별하기 위하여 메모리 디바이스(64)에 포함된 복수의 라인 각각에 포함된 결함 셀의 개수를 저장할 수도 있다. 본 개시의 몇몇 실시예에서, 컨트롤러(81)는 제1 방향 라인 각각이 포함하는 결함 셀의 개수와, 제2 방향 라인 각각이 포함하는 결함 셀의 개수를 별도로 저장하는 것일 수 있다.

본 개시의 몇몇 또 다른 실시예에서, 컨트롤러(81)는 BM 유닛(66)에 상기 필수 교체 라인에 대한 정보를 저장할 수 있다. 이 때, 상기 필수 교체 라인에 대한 정보를 저장하는 공간은 BM 유닛(66)이 결함 데이터를 입력 받은 후 BM 유닛(66)에 잔존하는 메모리 공간일 수 있으나, 이에 관하여는 후술한다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 BM 유닛(66)을 포함할 수 있다. 여기서, BM 유닛(66)은 FM 유닛(65)에 저장된 결함 데이터를 저장하는 메모리일 수 있다. 본 개시의 몇몇 실시예에서, BM 유닛(66)은 FM 유닛(65)에 저장된 결함 데이터를 저장하는 제1 BM(66) 및 필수 교체 라인에 대한 정보를 저장하는 제2 BM(66)을 포함하는 것일 수 있다.

FM 유닛(65)에 저장된 결함 데이터를 동일하게 복사 받아야 하는 BM 유닛(66)은 FM 유닛(65)과 동일한 크기를 가진 메모리일 수 있다. 그러나, 본 개시의 몇몇 실시예에서, FM 유닛(65)이 인터리브 상태로 결함 데이터를 입력 받을 경우, FM 유닛(65)의 본래 용량 분의 인터리브 계수만큼의 데이터만을 저장하므로 BM 유닛(66)의 전체 용량을 활용하지 않을 수 있다. 이 때, FM 유닛(65)의 결함 데이터를 복사 받은 BM 유닛(66) 내 메모리는 제1 BM(66)으로, 그리고 제1 BM(66) 이외의 메모리 공간은 제2 BM(66)으로 지정될 수 있다. 그러나 이는 본 개시의 이해를 돕기 위한 예시에 불과하며, 제1 BM과 제2 BM이 지칭하는 대상은 통상의 기술자에 의해 유연하게 변경될 수 있음은 물론이다.

본 개시의 몇몇 다른 실시예에서, 상기 제2 BM(66)은 컨트롤러(81)로부터 필수 교체 라인에 대한 정보를 입력 받을 수 있다. 이에 관하여는 후술한다.

본 개시의 몇몇 실시예에 따른 반도체 테스트 장치는 RA를 실시하는 RACPU(Redundancy CPU,67)을 포함할 수 있다. 여기서 상기 RA는 BM 유닛(66)에 저장된 메모리 디바이스(64)에 대한 결함 데이터에 기초하여 실시되는 것일 수 있다.

본 개시의 몇몇 다른 실시예에서, 상기 RACPU(67)는 상기 제2 BM(66)에 저장된, 클리어 처리된 적어도 하나 이상의 필수 교체 라인에 포함된 셀은 RA 실시 대상이 아닌 것으로 판단하고, 상기 필수 교체 라인에 포함된 셀 이외의 개별 결함 셀들에 대하여 RA를 실시할 수 있다.

본 개시의 몇몇 또 다른 실시예에서, 상기 RACPU(67)는 상기 제2 BM(66)에 저장된, 마스크 처리된 적어도 하나 이상의 필수 교체 라인에 포함된 셀은 이미 RA가 실시된 셀인 것으로 판단하여, RA 대상이 아닌 것으로 판단할 수도 있다.

지금까지 본 개시의 일 실시예에 따른 반도체 테스트 장치를 도 5와 다양한 실시예를 참조하여 설명하였다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

다음으로, 도 6 내지 도 11을 참조하여 본 개시의 다른 실시예에 따른 반도체 테스트 방법에 대하여 자세하게 설명하도록 한다. 이하, 몇몇 순서도에서 설명될 단계는 특별한 언급이 없는 한 반도체 테스트 장치에 의해 수행되는 것으로 이해될 수 있다.

도 6은 본 개시의 다른 실시예에 따른, 반도체 테스트 방법의 순서도이다.

도 6에 도시된 단계 S100에서 반도체 테스트 장치는 메모리 디바이스 내 필수 교체 라인을 결정할 수 있다. 상기 필수 교체 라인을 결정하는 단계를 보다 자세하게 설명하기 위하여, 도 7 내지 도 8을 참조하여 설명하도록 한다.

도 7에 도시된 단계 S110에서, 반도체 테스트 장치의 컨트롤러(81)는 결함 라인 판정 기준치(61-3, 62-3)를 설정할 수 있다. 여기서, 상기 결함 라인 판정 기준치(61-3, 62-3)는 도 8에 도시된 제1 라인(61)과 같은 방향을 갖는 복수의 제1 방향 라인들 각각이 필수 교체 라인인지의 여부를 결정하는 기준인 제1 결함 라인 판정 기준치(61-3) 및 제2 방향 라인(62)과 같은 방향을 갖는 복수의 제2 방향 라인들 각각이 필수 교체 라인인지의 여부를 결정하는 기준인 제2 결함 라인 판정 기준치(62-3)를 포함하는 것일 수 있다.

또한, 상기 제1 결함 라인 판정 기준치(61-3)는 제1 스페어 라인의 수에 기초하여 결정될 수 있으며, 제2 결함 라인 판정 기준치(62-3)는 제2 스페어 라인의 수에 기초하여 결정되는 것일 수 있다. 예를 들어, 메모리 디바이스의 제1 스페어 라인이 8개이고, 제2 스페어 라인이 4개이고, 8개를 초과하는 결함 셀을 포함하는 제1 라인이 존재할 때, 제1 스페어 라인으로 제1 라인을 교체하더라도 결함 셀이 남으므로, 제2 스페어 라인으로 제1 라인을 교체하여야 한다. 따라서, 상기한 경우에는 제1 결함 라인 판정 기준치는 8로 설정될 수 있는 것이다.

보다 바람직하게는, 상기 결함 라인 판정 기준치(61-3, 62-3)는 컨트롤러(81)가 메모리 디바이스에 대한 결함 데이터를 BM 유닛(66)에 입력하기 전 설정되는 것일 수 있다.

상기 결함 라인 판정 기준치가 메모리 디바이스에 대한 결함 데이터를 컨트롤러에 의해 BM 유닛에 입력된 후 설정될 경우, 메모리 디바이스에 포함된 스페어 라인의 수에 대응되지 않아 부적절한 값으로 설정될 수도 있다. 본 실시예에 따르면, 메모리 디바이스에 포함된 스페어 라인의 수에 대응되는 적절한 결함 라인 판정 기준치를 설정할 수 있어, 사용자가 결함 라인 판정 기준치를 직접 재설정 해야 하는 시간적 비용 낭비를 저감하는 효과가 달성될 수 있다.

단계 S120에서, 컨트롤러는 FM 유닛으로부터 메모리 디바이스의 결함 데이터를 입력 받을 수 있다. 도 8에 도시된 바와 같이, 제1 라인(61)이 포함하는 결함 셀의 개수(61-2)와, 제2 라인(62)이 포함하는 결함 셀의 개수(62-2)가 별도로 집계되듯이, 복수의 제1 방향 라인 각각이 포함하는 결함 셀의 개수와, 복수의 제2 방향 라인 각각이 포함하는 결함 셀의 개수가 별도로 집계되어 컨트롤러(81)에 저장될 수 있다.

단계 제1-1 내지 1-3의 제1 방향 라인을 갖고, 제2-1 내지 2-3의 제2 방향 라인을 갖는 메모리 디바이스를 예시로 들면, 상기 제1-1 내지 1-3 라인 각각이 포함하는 결함 셀의 개수 및 상기 제2-1 내지 2-3 라인 각각이 포함하는 결함 셀의 개수는 구분되어 저장될 수도 있는 것이다.

단, 제1 방향 라인과 제2 방향 라인은 상이한 셀을 포함하는 것이 아니며 본 개시의 이해를 돕기 위해, 셀의 집합을 방향에 따라 상이하게 지칭하는 것임을 도 8을 참조하면 명확히 이해될 수 있을 것이다.

단계 S130에서, 반도체 테스트 장치는 컨트롤러(81)에 저장된 메모리 디바이스의 결함 데이터와 상기 결함 라인 판정 기준치(61-3, 62-3)를 비교하여 필수 교체 라인을 결정(61-1, 62-1)할 수 있다. 여기서, 필수 교체 라인은 라인 내 포함된 결함 셀의 수가 상기 결함 라인 판정 기준치(61-3, 62-3)를 초과하는 라인을 의미하는 것일 수 있다. 가령, 도 8을 참조하면, 제1 결함 라인 판정 기준치(61-3)가 5이고, 제2 결함 라인 판정 기준치(62-3)가 3일 때, 5개의 결함 셀을 갖는 제1 방향 라인 중 하나인 제1 라인(61)과, 3개의 결함 셀을 갖는 제2 방향 라인 중 하나인 제2 라인(62)은 필수 교체 라인으로 결정(61-1, 62-1)될 수 있는 것이다.

지금까지 도 7 내지 도 8을 참조하여 메모리 디바이스에 포함된 복수의 라인 중 필수 교체 라인을 결정하는 방법에 대하여 자세하게 설명하였다. 이상에서 설명한 실시예들은 본 개시의 이해를 돕기 위한 것일 뿐이며, 본 개시가 이상의 실시예들에 한정되는 것은 아니다.

이하, 도 6을 참조하여 계속 설명한다.

단계 S200에서, BM 유닛은 컨트롤러로부터 상기 결정된 메모리 디바이스 내 필수 교체 라인에 대한 정보를 입력 받을 수 있다. 이 때, 상기 필수 교체 라인 정보가 저장되는 공간은 FM 유닛의 인터리브 사용으로 인해 FM 유닛으로부터 메모리 디바이스의 결함 데이터를 수신하지 않는 메모리인, BM 유닛 내의 제2 BM일 수 있다. 이하, 본 개시의 이해를 돕기 위하여 메모리 디바이스의 결함 데이터가 저장되는 공간을 제1 BM, 상기 필수 교체 라인에 대한 정보가 저장되는 공간은 제2 BM으로 기재하도록 한다. 그러나 이는 본 개시의 이해를 돕기 위한 예시에 불과하며, 제1 BM과 제2 BM이 지칭하는 대상은 통상의 기술자에 의해 유연하게 변경될 수 있음은 물론이다.

단계 S200과 관련된 몇몇 실시예에서, 도 8을 참조하면, BM 유닛(66)은 컨트롤러(81)로부터 FM 유닛(65)에 존재하는 메모리 디바이스의 결함 데이터를 OR 조건으로 입력 받을 수 있다. 가령, 제1 FM(65-1)에 저장된 제1 셀에 대한 정보는 제1 셀이 결함 셀임을 나타내는 것이고, 제2 FM(65-2)에 저장된 제1 셀에 대한 정보는 제1 셀이 정상 셀임을 나타내는 것일 때, 컨트롤러(81)는 상기 제1 BM(66-1)에 제1 셀이 결함 셀인 것으로 저장할 수 있는 것이다.

단계 S200과 관련된 몇몇 다른 실시예에서, 도 9를 참조하면, FM 유닛(65)이 2 인터리브 상태로 메모리 디바이스의 결함 데이터를 저장할 경우, FM 유닛(65)은 4개의 메모리 중 절반만큼의 결함 데이터를 저장하고 있는 것이므로, FM 유닛(65)과 동일한 용량의 4개의 메모리를 갖는 BM 유닛(66)의 4개의 메모리 중 2개의 메모리가 컨트롤러(81)로부터 FM 유닛(65)에 저장된 결함 데이터를 입력 받되, 나머지 2개의 메모리는 유휴 상태가 되는 것이다. 따라서, FM 유닛(65)으로부터 결함 데이터를 입력 받은 2개의 메모리는 제1 BM(66-1), 유휴 상태로 남은 2개의 메모리는 제2 BM(66-2)으로 결정될 수 있는 것이다.

단계 S200과 관련된 몇몇 또 다른 실시예에서, 상기 BM 유닛이 컨트롤러로부터 FM 유닛에 존재하는 메모리 디바이스의 결함 데이터를 입력 받는 단계는 상기 컨트롤러로부터 필수 교체 라인에 대한 정보를 입력 받은 후에 수행되는 것일 수 있다.

본 개시의 실시예에서는 2 인터리브 상태를 예시하였으나, 종래의 반도체 테스트 방법에서는 그보다 더욱 큰 계수의 인터리브 상태를 활용할 수도 있는 바, 더욱 많은 메모리 자원이 낭비되는 문제점이 있었다. 본 실시예에 따르면, 낭비되는 BM 유닛 내 메모리 자원을 활용하여 반도체 테스트를 보다 빠른 속도로 수행할 수 있는 효과가 달성될 수 있다.

단계 S300에서, RACPU는 상기 BM 유닛에 저장된 필수 교체 라인에 대한 정보에 기초하여, 메모리 디바이스에 대한 RA를 실시할 수 있다. 상기 RA 실시 단계를 보다 자세히 설명하기 위하여, 도 10 내지 도 11을 참조하여 설명하기로 한다.

도 10에 도시된 단계 S310에서, 반도체 테스트 장치는 상기 필수 교체 라인에 대한 정보를 클리어(Clear) 또는 마스크(Mask)할 수 있다. 본 개시의 몇몇 실시예에서, 필수 교체 라인에 대한 정보가 클리어 또는 마스크 되는 것으로 한정 해석될 수 있으나, 이는 본 개시의 이해를 돕기 위한 용어에 불과하며 RA 수행 시 앞서 수행한 단계를 통해 획득한 필수 교체 라인에 포함된 셀 이외의 셀과, 필수 교체 라인에 포함된 셀을 구분하기 위해 필수 교체 라인에 대한 정보에 별도의 표시를 하는 방법이라면 어느 하나에 한정을 두지 아니한다.

단계 S310과 관련된 몇몇 실시예에서, 도 11을 참조하면, 필수 교체 라인으로 결정(61-1, 61-2)된 제1 라인(61)과 제2 라인(62)은 클리어 처리될 수 있다. 본 실시예에 따르면, 상기 RACPU는 클리어 처리된 제1 라인(61)과 제2 라인(62)에 포함된 셀이 RA 대상이 아닌 것으로 판단할 수도 있다.단계 S310과 관련된 몇몇 다른 실시예에서, 필수 교체 라인으로 결정(61-1, 61-2)된 제1 라인(61)과 제2 라인(62)은 마스크 처리될 수 있다. 본 실시예에 따르면, 상기 RACPU는 마스크 처리된 제1 라인(61)과 제2 라인(62)에 포함된 셀이 이미 RA가 실시된 셀인 것으로 판단하여, RA 대상이 아닌 것으로 판단할 수도 있다.

단계 S310과 관련된 몇몇 또 다른 실시예에서, 상기 필수 교체 라인을 클리어 처리하는 단계는 RA 실시 단계에서 RACPU에 상기 필수 교체 라인에 포함된 복수의 셀들은 결함 셀이라는 정보를 미리 전달하여 수행되는 것일 수 있다.

단계 S320에서, RACPU는 상기 클리어 또는 마스크 처리된 필수 교체 라인을 제외하고, 필수 교체 라인에 포함되지 않은 개별 결함 셀에 대하여 RA를 실시할 수 있다. 도 11을 참조하면, 제1 개별 결함 셀(104)과 같이 필수 교체 라인에 포함되어 있지는 않으나, 결함이 발생한 복수의 개별 셀들을 대상으로 하여 RA가 실시될 수 있는 것이다.

단계 S320과 관련된 몇몇 실시예에서, RACPU는 클리어 처리된 적어도 하나 이상의 필수 교체 라인에 포함된 셀은 RA 실시 대상이 아닌 것으로 판단하고, 상기 필수 교체 라인에 포함된 셀 이외의 개별 결함 셀들에 대하여만 RA를 실시할 수 있다.

단계 S320과 관련된 몇몇 다른 실시예에서, RACPU는 마스크 처리된 적어도 하나 이상의 필수 교체 라인에 포함된 셀을 이미 RA를 실시한 셀들인 것으로 판단하고, 상기 필수 교체 라인에 포함된 셀 이외의 개별 결함 셀들에 대하여만 RA를 실시할 수 있다.

이미 교체하기로 결정한 필수 교체 라인에 포함된 셀들을 대상으로 RA가 실시될 경우, 중복 검사가 이루어지는 것이므로 시간적 비용 및 컴퓨팅 비용의 낭비가 발생할 수 있다. 본 실시예에 따르면, 다시금 검사할 필요가 없는 필수 교체 라인을 제외하고 RA 실시가 이루어지므로 보다 경제적인 반도체 테스트 방법을 제공하는 효과가 달성될 수 있다.

지금까지 본 개시의 다른 실시예에 따른, 반도체 테스트 방법에 대하여 자세하게 설명하였다. 상기 반도체를 테스트하는 방법과 관련된 동작들을 반도체 테스트 장치에 의하여 각각 독립적으로 이용될 수 있으나, 이에 본 개시의 범위가 한정되는 것은 아니고. 반도체 테스트 장치에 의하여 복수의 동작들이 함께 이용될 수도 있다.

지금까지 도 5 내지 도 11을 참조하여 본 개시의 다양한 실시예들 및 그 실시예들에 따른 효과들을 언급하였다. 본 개시의 기술적 사상에 따른 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

지금까지 설명된 본 개시의 기술적 사상은 컴퓨터가 읽을 수 있는 매체 상에 컴퓨터가 읽을 수 있는 코드로 구현될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록 매체에 기록된 상기 컴퓨터 프로그램은 다른 반도체 테스트 장치에 전송되어 상기 다른 반도체 테스트 장치에 설치될 수 있고, 이로써 상기 다른 반도체 테스트 장치에서 사용될 수 있다.

도면에서 동작들이 특정한 순서로 도시되어 있지만, 반드시 동작들이 도시된 특정한 순서로 또는 순차적 순서로 실행되어야만 하거나 또는 모든 도시 된 동작들이 실행되어야만 원하는 결과를 얻을 수 있는 것으로 이해되어서는 안 된다. 특정 상황에서는, 멀티태스킹 및 병렬 처리가 유리할 수도 있다. 이상 첨부된 도면을 참조하여 본 개시의 실시예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

1. 메모리 디바이스(Memory device) 내 결함 셀(cell)에 대한 정보를 입력 받는 FM(Fail Memory) 유닛;
   제1 BM(Buffer Memory) 및 제2 BM을 포함하는 BM 유닛; 및
   상기 FM에서 상기 BM 유닛으로의 상기 결함 셀에 대한 정보의 복사를 제어하는 컨트롤러;를 포함하고,
   상기 제1 BM은 인터리브(interleave) 모드에 따른 FM으로부터 BM으로의 결함 셀에 대한 정보의 복사의 결과로, 상기 FM으로부터 결함 셀에 대한 정보를 입력 받는 메모리이고, 상기 제2 BM은 상기 복사의 결과로 상기 FM으로부터 상기 결함 셀에 대한 정보를 입력 받지 않는 메모리인 것이고,
   상기 컨트롤러는,
   상기 메모리 디바이스의 필수 교체 라인(Must-repair line)을 식별하는 동작; 및
   상기 제2 BM에 상기 필수 교체 라인에 대한 정보를 기록하는 동작을 수행하는 것인,
   반도체 테스트 장치.
2. 제1 항에 있어서,
   상기 메모리 디바이스의 필수 교체 라인을 식별하는 동작은,
   상기 메모리 디바이스 내 라인 각각이 포함하는 결함 셀의 개수와 결함 라인 판정 기준치를 비교하는 동작을 포함하는,
   반도체 테스트 장치.
3. 제2 항에 있어서,
   상기 결함 라인 판정 기준치는,
   상기 메모리 디바이스의 스페어 라인(Spare line)수에 기초하여 결정되는 것이고,
   복수의 제1 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제1 결함 라인 판정 기준치; 및
   복수의 제2 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제2 결함 라인 판정 기준치를 포함하는 것인,
   반도체 테스트 장치.
4. 제2 항에 있어서,
   상기 메모리 디바이스 내 복수의 라인 각각이 포함하는 결함 셀의 개수는,
   상기 메모리 디바이스 내 제1 방향 라인 각각에 대응되는 제1 결함 발생 수; 및
   상기 메모리 디바이스 내 제2 방향 라인 각각에 대응되는 제2 결함 발생 수를 포함하는 것인,
   반도체 테스트 장치.
5. 제1 항에 있어서,
   상기 제2 BM에 저장된 필수 교체 라인에 대한 정보에 기초하여 RA(Repair Analysis)를 실시하는 프로세서를 더 포함하는,
   반도체 테스트 장치.
6. 제1 항에 있어서,
   상기 제2 BM에 상기 필수 교체 라인에 대한 정보를 기록하는 동작은,
   상기 컨트롤러가 제1 BM에 결함 셀에 대한 정보를 복사하는 시점에 수행되는 것인,
   반도체 테스트 장치.
7. 컴퓨팅 시스템에 의하여 수행되는 반도체 테스트 방법에 있어서,
   메모리 디바이스 내 복수의 라인 중 필수 교체 라인을 결정하는 단계;
   상기 필수 교체 라인에 대한 정보를 클리어(Clear) 또는 마스크(Mask) 처리하는 단계; 및
   상기 클리어 또는 마스크 처리된 필수 교체 라인에 포함되지 않은 개별 결함 셀에 대한 RA를 실시하는 단계를 포함하는,
   반도체 테스트 방법.
8. 제7 항에 있어서,
   상기 필수 교체 라인에 대한 정보는,
   BM의 활용 가능 필드에 저장되는 것인,
   반도체 테스트 방법.
9. 제8 항에 있어서,
   상기 BM의 활용 가능 필드는,
   인터리브 모드에 따른 FM으로부터 BM으로의 결함 셀에 대한 정보의 복사의 결과로, 상기 FM으로부터 상기 결함 셀에 대한 정보를 입력 받지 않는 메모리인,
   반도체 테스트 방법.
10. 제7 항에 있어서,
    상기 메모리 디바이스 내 복수의 라인 중 필수 교체 라인을 결정하는 단계는,
    결함 라인 판정 기준치를 설정하는 단계;
    상기 메모리 디바이스 내 라인 각각의 결함 발생 수를 식별하는 단계; 및
    상기 메모리 디바이스 내 라인 각각의 결함 발생 수와 상기 결함 라인 판정 기준치를 비교하는 단계를 포함하는,
    반도체 테스트 방법.
11. 제10 항에 있어서,
    상기 결함 라인 판정 기준치는,
    상기 메모리 디바이스의 스페어 라인(Spare line)수에 기초하여 결정되는 것이고,
    복수의 제1 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제1 결함 라인 판정 기준치; 및
    복수의 제2 방향 라인이 필수 교체 라인인지의 여부의 기준이 되는 제2 결함 라인 판정 기준치를 포함하는 것인,
    반도체 테스트 방법.
12. 제10 항에 있어서,
    상기 메모리 디바이스 내 라인 별 결함 발생 수를 식별하는 단계는,
    상기 메모리 디바이스 내 제1 방향 라인 각각에 대응되는 제1 결함 발생 수를 식별하는 단계; 및
    상기 메모리 디바이스 내 제2 방향 라인 각각에 대응되는 제2 결함 발생 수를 식별하는 단계를 포함하는,
    반도체 테스트 방법.
13. 제12 항에 있어서,
    상기 메모리 디바이스 내 라인 각각의 결함 발생 수와 상기 결함 라인 판정 기준치를 비교하는 단계는,
    상기 결함 라인 판정 기준치를 초과하는 제1 결함 발생 수를 갖는 라인을 필수 교체 라인으로 결정하는 단계; 및
    상기 결함 라인 판정 기준치를 초과하는 제2 결함 발생 수를 갖는 라인을 필수 교체 라인으로 결정하는 단계를 포함하는,
    반도체 테스트 방법.

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