KR20080020468A - 반도체 메모리 시험 장치 - Google Patents

반도체 메모리 시험 장치 Download PDF

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KR20080020468A
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KR1020070070721A
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겐이치 나카가키
다카히로 기무라
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요코가와 덴키 가부시키가이샤
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Abstract

(과제) 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축하는 것.
(해결수단) 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서, 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부를 설치한 것을 특징으로 한다.
페일 (fail) 데이터, 페일 메모리, 버퍼 메모리, 페일 카운터부

Description

반도체 메모리 시험 장치{SEMICONDUCTOR MEMORY TEST SYSTEM}
본 발명은 반도체 메모리 시험 장치에 관한 것으로, 상세하게는 시험 시간의 단축에 관한 것이다.
도 4 는 종래의 반도체 메모리 시험 장치에 있어서의 페일 데이터 (fail data) 의 전송 구성예도이다. 도 4 에 있어서, 반도체 메모리 디바이스 (1) (이하, DUT 라고 한다) 의 시험시에 있어서는, 펑션 테스트 실행에 의해 얻은 DUT (1) 의 페일 데이터는, 패턴 발생기 (2) 로부터 출력되는 어드레스 정보에 근거하여 페일 메모리 (fail memory; 3) 에 도입된다.
페일 카운터 (fail counter; 4) 는, 펑션 테스트마다의 통계 데이터나 불량 해석을 위한 페일 상황을 취득하기 위해서, 페일 메모리 (3) 에 도입된 페일의 수를 카운트한다. 그 후, 페일 메모리 (3) 의 페일 데이터는 버퍼 메모리 (5) 에 전송되고, 도시하지 않은 리던던시 CPU (Redundancy CPU) 에 의한 리페어 연산이 실행된다.
도 5 는 도 4 의 동작의 흐름을 나타내는 흐름도로서, (a) 는 페일 메모리 (3) 측의 처리를 나타내고, (b) 는 버퍼 메모리 (5) 측의 처리를 나타내고 있다. 페일 메모리 (3) 측의 처리로는, 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 페일 카운트 → 버퍼 메모리 (5) 로의 카피가 주기적으로 실행된다. 버퍼 메모리 (5) 측의 처리로는, 버퍼 메모리 (5) 로의 카피와 리던던시 연산이 주기적으로 실행된다.
도 5 에 있어서, 1 회의 페일 데이터의 도입으로부터 리던던시 연산까지의 일련의 처리에 착안하면, 페일 메모리 (3) 측에서의 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 페일 카운트 → 버퍼 메모리 (5) 로의 카피와, 버퍼 메모리 (5) 측에서의 버퍼 메모리 (5) 로의 카피와 리던던시 연산이 축차적으로 실행된다. 페일 데이터의 도입 처리 시간을 T1, 페일 카운트 처리 시간을 T2, 버퍼 메모리 (5) 로의 카피 처리 시간을 T3, 리던던시 처리 시간을 T4 로 하면, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리 시간 TA 는,
TA = T1 + T2 + T3 + T4
가 된다.
여기서, 페일 카운터 (4) 에 의한 페일 데이터 도입 후의 페일 카운트는, 펑션 테스트마다의 통계 데이터나 불량 해석을 위한 페일 상황을 취득하기 위해서 필요한 처리이기 때문에 삭제하는 것이 불가능하다. 그 때문에, 페일 메모리 (3) 에 도입된 페일수의 카운트 처리가 종료될 때까지 버퍼 메모리 (5) 로의 페일 데이터 전송을 실시할 수 없어, 그 다음의 버퍼 메모리측 처리는 대기하지 않으면 안된다.
가령, 페일 카운트 처리를 버퍼 메모리 (5) 로의 전송 후에 버퍼 메모리측에 서 실시하였다고 해도, 리던던시 CPU 에 의한 리페어 연산의 시간이 증가하게 되어 반도체 메모리 시험 장치 전체적인 시험 시간은 감소되지 않아서, 검사 시간을 단축하는 데에 있어서의 병목 (bottle neck) 으로 되어 있었다.
특허 문헌 1 에는, 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하는 구성을 가진 반도체 메모리 시험 장치의 일례가 기재되어 있다.
특허 문헌 1: 일본 공개특허공보 2002-367396호
본 발명의 과제는, 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축하는 것이다.
본 발명에 의하면, 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트함으로써 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축할 수 있다.
이하, 도면을 참조하여 본 발명의 실시형태에 관해서 설명한다. 도 1 은 본 발명의 일 실시예를 나타내는 구성도로, 도 4 와 공통되는 부분에는 동일한 부호를 붙이고 있다.
도 1 에 있어서, 펑션 테스트 실행에 의해 얻은 DUT (1) 의 페일 데이터는, 패턴 발생기 (2) 로부터 출력되는 어드레스 정보에 근거하여 페일 메모리 (3) 에 저장된다.
펑션 테스트 실행 후, 페일 메모리 (3) 에 저장된 페일 데이터는 버퍼 메모리 (5) 에 전송된다. 이 때, 페일 카운터부 (6) 는 버퍼 메모리 (5) 로 전송되는 페일 데이터의 페일수를 카운트한다. 여기서, 페일 카운터부 (6) 는, 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터 (61∼6N) 를 갖는 것으로, 이들 카운터 (61∼6N) 는 버퍼 메모리 (5) 로의 전송과 동시에 페이지마다의 총 페일수 를 카운트한다. 그리고, 버퍼 메모리 (5) 로의 전송 후, 도시하지 않은 리던던시 CPU 에 의한 리페어 연산이 실행된다.
도 2 는 도 1 의 동작의 흐름을 나타내는 흐름도로서, (a) 는 페일 메모리 (3) 측의 처리를 나타내고, (b) 는 버퍼 메모리 (5) 측의 처리를 나타내고 있다. 페일 메모리 (3) 측의 처리로는, 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리가 주기적으로 실행된다. 버퍼 메모리 (5) 측의 처리로서는, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 → 리던던시 연산이 주기적으로 실행된다.
도 2 에 있어서, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리에 착안하면, 페일 메모리 (3) 측에서의 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리와, 버퍼 메모리 (5) 측에서의 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 → 리던던시 연산이 주기적으로 실행된다. 페일 데이터의 도입 처리 시간을 T1, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 시간을 T5, 리던던시 처리 시간을 T4 로 하면, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리 시간 TB 는,
TB = T1 + T5 + T4
가 된다. 여기서, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 시간 T5 와 도 5 의 페일 카운트 처리 시간 T2 과 버퍼 메모리 (5) 로의 카피 처리 시간 T3 을 가산한 시간의 관계는, T5 < (T2 + T3) 이다. 이것에 의해, 도 5 의 일련의 처리 시간 TA 와 도 2 의 일련의 처리 시간 TB 는 TA ＞ TB 가 되어, 도 2 의 일련의 처리 시간 TB 는 도 5 의 일련의 처리 시간 TA 보다 단축된다.
도 2 에 나타내는 바와 같이, 페일 메모리 (3) 에 저장된 페일 데이터를 버퍼 메모리 (5) 로 전송하는 것과 동시에 페일 카운터 (6) 에 의한 페일 카운트를 실행함으로써 페일 데이터 도입 후의 페일 카운트 처리를 기다리지 않고서 버퍼 메모리 (5) 로 전송을 실행할 수 있어, 반도체 메모리의 시험·불량 해석 시간을 단축시킬 수 있다.
도 3 은 본 발명의 다른 실시예를 나타내는 구성도로, 도 1 과 공통되는 부분에는 동일한 부호를 붙이고 있다. 도 3 에 있어서, 임계치 레지스터 (7) 는 구제 가능한 페일수를 저장하는 것이다. 비교부 (8) 에는, 버퍼 메모리 (5) 로의 전송시에 얻어지는 페일 카운터부 (6) 의 각 카운터 (61∼6N) 의 페일 카운트값과 임계치 레지스터 (7) 로부터 입력되는 구제 가능한 페일수 (임계치) 를 비교하는 복수의 비교기 (81∼8N) 가 형성되어 있다.
비교부 (8) 를 구성하는 각 비교기 (81∼8N) 에 있어서 페일 카운터부 (6) 의 각 카운터 (61∼6N) 의 페일 카운트값과 임계치 레지스터 (7) 의 임계치를 비교한 결과로부터, 리던던시 연산의 대상이 되는 페이지가 구제 가능한지 여부를 판단할 수 있다.
즉, 임계치를 초과한 페이지는 리던던시 연산에 의한 구제가 불가능한 것으로 판단하여 리던던시 연산의 대상으로부터 제외시킨다. 연산의 대상으로부터 제외시킴으로써 처리하는 페이지의 수가 줄어들기 때문에, 리던던시 연산의 처리 시간을 삭감할 수 있다. 이것에 의해, 장치 전체의 시험 시간을 더욱 단축시킬 수 있게 된다.
또한, 비교부에 의한 임계치와의 비교 결과를 사용함으로써, 버퍼 메모리 (5) 의 리던던시 연산 외에, 페일 메모리 (3) 에 대한 불량 해석에도 적용할 수도 있다. 구체적으로는, 리던던시 연산과 동일하게, 페일 메모리 (3) 에 대한 불량 해석을 실시할 때에, 임계치를 초과한 페이지를 페일 메모리 (3) 의 불량 해석 대상으로부터 제외시킴으로써 페일 메모리측의 해석 시간을 단축시킬 수 있다.
그리고, 임계치와의 비교시에 있어서는 전용 회로를 준비하는 예를 나타내었는데, 소프트웨어에 의한 비교 연산 결과를 사용하여 불량 해석이나 리던던시 처리의 대상으로부터 제외시키는 처리를 하도록 해도 된다.
도 1 은 본 발명의 일 실시예를 나타내는 구성도이다.
도 2 는 도 1 의 동작의 흐름을 나타내는 흐름도이다.
도 3 은 본 발명의 다른 실시예를 나타내는 구성도이다.
도 4 는 종래 반도체 메모리 시험 장치에 있어서의 페일 데이터의 전송 구성예도이다.
도 5 는 도 4 의 동작의 흐름을 나타내는 흐름도이다.
(부호의 설명)
1 : DUT
2 : 패턴 발생기
3 : 페일 메모리
5 : 버퍼 메모리
6 : 페일 카운터부
7 : 임계치 레지스터
8 : 비교부

Claims (4)

  1. 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서,
    상기 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부를 설치한 것을 특징으로 하는 반도체 메모리 시험 장치.
  2. 제 1 항에 있어서,
    상기 페일 카운터부는, 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터를 갖는 것을 특징으로 하는 반도체 메모리 시험 장치.
  3. 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서,
    상기 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부와,
    구제 가능한 페일수 (임계치) 가 저장된 임계치 레지스터와,
    상기 페일 카운터부에서의 페이지마다의 총 페일수의 카운트치와 임계치 레지스터로부터 입력되는 구제 가능한 페일수 (임계치) 를 비교하는 비교부를 설치한 것을 특징으로 하는 반도체 메모리 시험 장치.
  4. 제 3 항에 있어서,
    상기 페일 카운터부는 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터를 갖고,
    상기 비교부는 페일 카운터부의 카운터와 동일한 수의 비교기를 갖는 것을 특징으로 하는 반도체 메모리 시험 장치.
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