KR20080020468A - 반도체 메모리 시험 장치 - Google Patents
반도체 메모리 시험 장치 Download PDFInfo
- Publication number
- KR20080020468A KR20080020468A KR1020070070721A KR20070070721A KR20080020468A KR 20080020468 A KR20080020468 A KR 20080020468A KR 1020070070721 A KR1020070070721 A KR 1020070070721A KR 20070070721 A KR20070070721 A KR 20070070721A KR 20080020468 A KR20080020468 A KR 20080020468A
- Authority
- KR
- South Korea
- Prior art keywords
- fail
- memory
- buffer memory
- data
- semiconductor memory
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31932—Comparators
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(과제) 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축하는 것.
(해결수단) 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서, 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부를 설치한 것을 특징으로 한다.
페일 (fail) 데이터, 페일 메모리, 버퍼 메모리, 페일 카운터부
Description
본 발명은 반도체 메모리 시험 장치에 관한 것으로, 상세하게는 시험 시간의 단축에 관한 것이다.
도 4 는 종래의 반도체 메모리 시험 장치에 있어서의 페일 데이터 (fail data) 의 전송 구성예도이다. 도 4 에 있어서, 반도체 메모리 디바이스 (1) (이하, DUT 라고 한다) 의 시험시에 있어서는, 펑션 테스트 실행에 의해 얻은 DUT (1) 의 페일 데이터는, 패턴 발생기 (2) 로부터 출력되는 어드레스 정보에 근거하여 페일 메모리 (fail memory; 3) 에 도입된다.
페일 카운터 (fail counter; 4) 는, 펑션 테스트마다의 통계 데이터나 불량 해석을 위한 페일 상황을 취득하기 위해서, 페일 메모리 (3) 에 도입된 페일의 수를 카운트한다. 그 후, 페일 메모리 (3) 의 페일 데이터는 버퍼 메모리 (5) 에 전송되고, 도시하지 않은 리던던시 CPU (Redundancy CPU) 에 의한 리페어 연산이 실행된다.
도 5 는 도 4 의 동작의 흐름을 나타내는 흐름도로서, (a) 는 페일 메모리 (3) 측의 처리를 나타내고, (b) 는 버퍼 메모리 (5) 측의 처리를 나타내고 있다. 페일 메모리 (3) 측의 처리로는, 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 페일 카운트 → 버퍼 메모리 (5) 로의 카피가 주기적으로 실행된다. 버퍼 메모리 (5) 측의 처리로는, 버퍼 메모리 (5) 로의 카피와 리던던시 연산이 주기적으로 실행된다.
도 5 에 있어서, 1 회의 페일 데이터의 도입으로부터 리던던시 연산까지의 일련의 처리에 착안하면, 페일 메모리 (3) 측에서의 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 페일 카운트 → 버퍼 메모리 (5) 로의 카피와, 버퍼 메모리 (5) 측에서의 버퍼 메모리 (5) 로의 카피와 리던던시 연산이 축차적으로 실행된다. 페일 데이터의 도입 처리 시간을 T1, 페일 카운트 처리 시간을 T2, 버퍼 메모리 (5) 로의 카피 처리 시간을 T3, 리던던시 처리 시간을 T4 로 하면, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리 시간 TA 는,
TA = T1 + T2 + T3 + T4
가 된다.
여기서, 페일 카운터 (4) 에 의한 페일 데이터 도입 후의 페일 카운트는, 펑션 테스트마다의 통계 데이터나 불량 해석을 위한 페일 상황을 취득하기 위해서 필요한 처리이기 때문에 삭제하는 것이 불가능하다. 그 때문에, 페일 메모리 (3) 에 도입된 페일수의 카운트 처리가 종료될 때까지 버퍼 메모리 (5) 로의 페일 데이터 전송을 실시할 수 없어, 그 다음의 버퍼 메모리측 처리는 대기하지 않으면 안된다.
가령, 페일 카운트 처리를 버퍼 메모리 (5) 로의 전송 후에 버퍼 메모리측에 서 실시하였다고 해도, 리던던시 CPU 에 의한 리페어 연산의 시간이 증가하게 되어 반도체 메모리 시험 장치 전체적인 시험 시간은 감소되지 않아서, 검사 시간을 단축하는 데에 있어서의 병목 (bottle neck) 으로 되어 있었다.
특허 문헌 1 에는, 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하는 구성을 가진 반도체 메모리 시험 장치의 일례가 기재되어 있다.
특허 문헌 1: 일본 공개특허공보 2002-367396호
본 발명의 과제는, 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축하는 것이다.
본 발명에 의하면, 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트함으로써 반도체 메모리의 시험 시간 (불량 해석 시간) 을 단축할 수 있다.
이하, 도면을 참조하여 본 발명의 실시형태에 관해서 설명한다. 도 1 은 본 발명의 일 실시예를 나타내는 구성도로, 도 4 와 공통되는 부분에는 동일한 부호를 붙이고 있다.
도 1 에 있어서, 펑션 테스트 실행에 의해 얻은 DUT (1) 의 페일 데이터는, 패턴 발생기 (2) 로부터 출력되는 어드레스 정보에 근거하여 페일 메모리 (3) 에 저장된다.
펑션 테스트 실행 후, 페일 메모리 (3) 에 저장된 페일 데이터는 버퍼 메모리 (5) 에 전송된다. 이 때, 페일 카운터부 (6) 는 버퍼 메모리 (5) 로 전송되는 페일 데이터의 페일수를 카운트한다. 여기서, 페일 카운터부 (6) 는, 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터 (61∼6N) 를 갖는 것으로, 이들 카운터 (61∼6N) 는 버퍼 메모리 (5) 로의 전송과 동시에 페이지마다의 총 페일수 를 카운트한다. 그리고, 버퍼 메모리 (5) 로의 전송 후, 도시하지 않은 리던던시 CPU 에 의한 리페어 연산이 실행된다.
도 2 는 도 1 의 동작의 흐름을 나타내는 흐름도로서, (a) 는 페일 메모리 (3) 측의 처리를 나타내고, (b) 는 버퍼 메모리 (5) 측의 처리를 나타내고 있다. 페일 메모리 (3) 측의 처리로는, 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리가 주기적으로 실행된다. 버퍼 메모리 (5) 측의 처리로서는, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 → 리던던시 연산이 주기적으로 실행된다.
도 2 에 있어서, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리에 착안하면, 페일 메모리 (3) 측에서의 페일 메모리 (3) 에 대한 페일 데이터의 도입 → 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리와, 버퍼 메모리 (5) 측에서의 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 → 리던던시 연산이 주기적으로 실행된다. 페일 데이터의 도입 처리 시간을 T1, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 시간을 T5, 리던던시 처리 시간을 T4 로 하면, 1 회의 페일 데이터의 도입에서부터 리던던시 연산까지의 일련의 처리 시간 TB 는,
TB = T1 + T5 + T4
가 된다. 여기서, 버퍼 메모리 (5) 로의 카피와 페일 카운트의 동시 처리 시간 T5 와 도 5 의 페일 카운트 처리 시간 T2 과 버퍼 메모리 (5) 로의 카피 처리 시간 T3 을 가산한 시간의 관계는, T5 < (T2 + T3) 이다. 이것에 의해, 도 5 의 일련의 처리 시간 TA 와 도 2 의 일련의 처리 시간 TB 는 TA > TB 가 되어, 도 2 의 일련의 처리 시간 TB 는 도 5 의 일련의 처리 시간 TA 보다 단축된다.
도 2 에 나타내는 바와 같이, 페일 메모리 (3) 에 저장된 페일 데이터를 버퍼 메모리 (5) 로 전송하는 것과 동시에 페일 카운터 (6) 에 의한 페일 카운트를 실행함으로써 페일 데이터 도입 후의 페일 카운트 처리를 기다리지 않고서 버퍼 메모리 (5) 로 전송을 실행할 수 있어, 반도체 메모리의 시험·불량 해석 시간을 단축시킬 수 있다.
도 3 은 본 발명의 다른 실시예를 나타내는 구성도로, 도 1 과 공통되는 부분에는 동일한 부호를 붙이고 있다. 도 3 에 있어서, 임계치 레지스터 (7) 는 구제 가능한 페일수를 저장하는 것이다. 비교부 (8) 에는, 버퍼 메모리 (5) 로의 전송시에 얻어지는 페일 카운터부 (6) 의 각 카운터 (61∼6N) 의 페일 카운트값과 임계치 레지스터 (7) 로부터 입력되는 구제 가능한 페일수 (임계치) 를 비교하는 복수의 비교기 (81∼8N) 가 형성되어 있다.
비교부 (8) 를 구성하는 각 비교기 (81∼8N) 에 있어서 페일 카운터부 (6) 의 각 카운터 (61∼6N) 의 페일 카운트값과 임계치 레지스터 (7) 의 임계치를 비교한 결과로부터, 리던던시 연산의 대상이 되는 페이지가 구제 가능한지 여부를 판단할 수 있다.
즉, 임계치를 초과한 페이지는 리던던시 연산에 의한 구제가 불가능한 것으로 판단하여 리던던시 연산의 대상으로부터 제외시킨다. 연산의 대상으로부터 제외시킴으로써 처리하는 페이지의 수가 줄어들기 때문에, 리던던시 연산의 처리 시간을 삭감할 수 있다. 이것에 의해, 장치 전체의 시험 시간을 더욱 단축시킬 수 있게 된다.
또한, 비교부에 의한 임계치와의 비교 결과를 사용함으로써, 버퍼 메모리 (5) 의 리던던시 연산 외에, 페일 메모리 (3) 에 대한 불량 해석에도 적용할 수도 있다. 구체적으로는, 리던던시 연산과 동일하게, 페일 메모리 (3) 에 대한 불량 해석을 실시할 때에, 임계치를 초과한 페이지를 페일 메모리 (3) 의 불량 해석 대상으로부터 제외시킴으로써 페일 메모리측의 해석 시간을 단축시킬 수 있다.
그리고, 임계치와의 비교시에 있어서는 전용 회로를 준비하는 예를 나타내었는데, 소프트웨어에 의한 비교 연산 결과를 사용하여 불량 해석이나 리던던시 처리의 대상으로부터 제외시키는 처리를 하도록 해도 된다.
도 1 은 본 발명의 일 실시예를 나타내는 구성도이다.
도 2 는 도 1 의 동작의 흐름을 나타내는 흐름도이다.
도 3 은 본 발명의 다른 실시예를 나타내는 구성도이다.
도 4 는 종래 반도체 메모리 시험 장치에 있어서의 페일 데이터의 전송 구성예도이다.
도 5 는 도 4 의 동작의 흐름을 나타내는 흐름도이다.
(부호의 설명)
1 : DUT
2 : 패턴 발생기
3 : 페일 메모리
5 : 버퍼 메모리
6 : 페일 카운터부
7 : 임계치 레지스터
8 : 비교부
Claims (4)
- 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서,상기 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부를 설치한 것을 특징으로 하는 반도체 메모리 시험 장치.
- 제 1 항에 있어서,상기 페일 카운터부는, 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터를 갖는 것을 특징으로 하는 반도체 메모리 시험 장치.
- 페일 메모리로부터 버퍼 메모리로 페일 데이터를 전송하도록 구성된 반도체 메모리 시험 장치로서,상기 버퍼 메모리로의 페일 데이터의 전송과 동시에 페이지마다의 총 페일수를 카운트하는 페일 카운터부와,구제 가능한 페일수 (임계치) 가 저장된 임계치 레지스터와,상기 페일 카운터부에서의 페이지마다의 총 페일수의 카운트치와 임계치 레지스터로부터 입력되는 구제 가능한 페일수 (임계치) 를 비교하는 비교부를 설치한 것을 특징으로 하는 반도체 메모리 시험 장치.
- 제 3 항에 있어서,상기 페일 카운터부는 페일 데이터의 비트 폭 (페이지) 과 동일한 수의 카운터를 갖고,상기 비교부는 페일 카운터부의 카운터와 동일한 수의 비교기를 갖는 것을 특징으로 하는 반도체 메모리 시험 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2006-00235839 | 2006-08-31 | ||
JP2006235839A JP4900680B2 (ja) | 2006-08-31 | 2006-08-31 | 半導体メモリ試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080020468A true KR20080020468A (ko) | 2008-03-05 |
Family
ID=39242229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070070721A KR20080020468A (ko) | 2006-08-31 | 2007-07-13 | 반도체 메모리 시험 장치 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP4900680B2 (ko) |
KR (1) | KR20080020468A (ko) |
TW (1) | TW200828331A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20240016013A (ko) * | 2022-07-28 | 2024-02-06 | 와이아이케이 주식회사 | 반도체 테스트 방법 및 장치 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009093709A (ja) * | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | 半導体集積回路及びテスト方法 |
JP4962277B2 (ja) * | 2007-11-12 | 2012-06-27 | 横河電機株式会社 | 半導体メモリ試験装置 |
KR101203412B1 (ko) | 2008-07-28 | 2012-11-21 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04186600A (ja) * | 1990-11-21 | 1992-07-03 | Hitachi Ltd | Icメモリ試験装置 |
JP3547065B2 (ja) * | 1996-11-19 | 2004-07-28 | 株式会社アドバンテスト | メモリ試験装置 |
JPH1196792A (ja) * | 1997-09-19 | 1999-04-09 | Advantest Corp | 半導体試験装置 |
JP3547070B2 (ja) * | 1997-09-19 | 2004-07-28 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JPH1186595A (ja) * | 1997-09-10 | 1999-03-30 | Advantest Corp | 半導体メモリ試験装置 |
JPH11176194A (ja) * | 1997-12-10 | 1999-07-02 | Toshiba Corp | 半導体試験装置 |
JPH11213695A (ja) * | 1998-01-21 | 1999-08-06 | Advantest Corp | 半導体メモリ試験装置 |
JPH11238395A (ja) * | 1998-02-20 | 1999-08-31 | Advantest Corp | メモリ試験装置 |
JPH11297094A (ja) * | 1998-04-15 | 1999-10-29 | Advantest Corp | 半導体試験装置 |
JP2001256798A (ja) * | 2000-03-14 | 2001-09-21 | Nec Corp | 半導体試験装置及び半導体試験方法並びにプログラムを記録した機械読み取り可能な記録媒体 |
JP2005259266A (ja) * | 2004-03-11 | 2005-09-22 | Advantest Corp | 試験装置及び試験方法 |
JP4098264B2 (ja) * | 2004-03-16 | 2008-06-11 | 株式会社アドバンテスト | 試験装置及び試験方法 |
JP2006012253A (ja) * | 2004-06-23 | 2006-01-12 | Advantest Corp | 試験装置及び試験方法 |
JP2007157264A (ja) * | 2005-12-06 | 2007-06-21 | Yokogawa Electric Corp | メモリ試験装置 |
-
2006
- 2006-08-31 JP JP2006235839A patent/JP4900680B2/ja active Active
-
2007
- 2007-07-13 KR KR1020070070721A patent/KR20080020468A/ko not_active Application Discontinuation
- 2007-08-15 TW TW096130107A patent/TW200828331A/zh unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20240016013A (ko) * | 2022-07-28 | 2024-02-06 | 와이아이케이 주식회사 | 반도체 테스트 방법 및 장치 |
Also Published As
Publication number | Publication date |
---|---|
TW200828331A (en) | 2008-07-01 |
JP4900680B2 (ja) | 2012-03-21 |
JP2008059688A (ja) | 2008-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0006328B1 (en) | System using integrated circuit chips with provision for error detection | |
US7392426B2 (en) | Redundant processing architecture for single fault tolerance | |
JP2004220598A (ja) | 自己修復チップ間インターフェース | |
JPH07129426A (ja) | 障害処理方式 | |
US20080163029A1 (en) | Error correction code generation method and memory control device | |
RU2411570C2 (ru) | Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока | |
KR20080020468A (ko) | 반도체 메모리 시험 장치 | |
JP5203223B2 (ja) | 高速冗長データ処理システム | |
KR20070059952A (ko) | 메모리 시험 장치 | |
JP2010281695A (ja) | 半導体集積回路 | |
CN109241042B (zh) | 数据处理方法、装置以及电子设备 | |
US5604754A (en) | Validating the synchronization of lock step operated circuits | |
CN109753454B (zh) | 半导体装置以及包含半导体装置的半导体系统 | |
US11709959B2 (en) | Information processing apparatus and information processing method | |
KR20030020951A (ko) | 디지털 시스템 및 그것의 에러 탐지를 위한 방법 | |
JP6580279B2 (ja) | テスト装置、テスト方法およびテストプログラム | |
US8264948B2 (en) | Interconnection device | |
US20190285696A1 (en) | Semiconductor device and failure diagnosis method | |
JP6874462B2 (ja) | 情報処理装置、メモリ制御システム、メモリ制御方法およびメモリ制御プログラム | |
US9542266B2 (en) | Semiconductor integrated circuit and method of processing in semiconductor integrated circuit | |
JP2020064382A (ja) | 格納装置及び格納方法 | |
JP2018072967A (ja) | 制御システム | |
JP2008287813A (ja) | Ic試験装置 | |
CN115016763A (zh) | 随机数生成器 | |
US6553519B1 (en) | Method for detecting signal transfer errors in near real time in a digital system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |