RU2411570C2 - Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока - Google Patents
Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока Download PDFInfo
- Publication number
- RU2411570C2 RU2411570C2 RU2008108474/08A RU2008108474A RU2411570C2 RU 2411570 C2 RU2411570 C2 RU 2411570C2 RU 2008108474/08 A RU2008108474/08 A RU 2008108474/08A RU 2008108474 A RU2008108474 A RU 2008108474A RU 2411570 C2 RU2411570 C2 RU 2411570C2
- Authority
- RU
- Russia
- Prior art keywords
- data
- comparator
- compared
- output
- output data
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1687—Temporal synchronisation or re-synchronisation of redundant processing components at event level, e.g. by interrupt or result of polling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Abstract
Изобретения относятся к способу и устройству для сравнения данных в вычислительной системе, включающей в себя, по меньшей мере, два исполнительных блока. Техническим результатом является повышение безопасности работы вычислительной системы, использующей различные исполнительные блоки и различное программное обеспечение. Устройство для сравнения данных в вычислительной системе содержит, по меньшей мере, два исполнительных блока и компаратор, причем сравнение данных осуществляется в компараторе, а каждый исполнительный блок обрабатывает входные данные и генерирует выходные данные, при этом исполнительный блок выполнен с возможностью сообщать компаратору о необходимости сравнения следующего элемента выходных данных с элементом выходных данных, по меньшей мере, второго исполнительного блока, после чего происходит сравнение этих, по меньшей мере, двух элементов выходных данных. 3 н. и 8 з.п. ф-лы, 3 ил.
Description
Область техники, к которой относится изобретение
Настоящее изобретение относится к способу и устройству для сравнения выходных данных по меньшей мере двух исполнительных блоков микропроцессора согласно ограничительной части независимых пунктов формулы изобретения.
Уровень техники
Нерегулярные или случайные сбои, обусловленные альфа-частицами или космическим излучением, представляют собой все большую проблему для интегральных полупроводниковых схем. В связи с уменьшением структурной ширины, понижением напряжения и повышением тактовой частоты возрастает вероятность того, что пик напряжения, вызванный воздействием альфа-частицы или космического излучения, приведет к искажению логического значения в интегральной схеме. Следствием может стать ошибочный результат вычисления. Поэтому в системах, важных с точки зрения безопасности, такие ошибки необходимо с уверенностью обнаруживать.
В системах, важных в отношении безопасности, например в системе регулирования антиблокировочного устройства автомобиля, в которых сбои электроники должны надежно отслеживаться, обычно используются устройства управления с избыточностью по обнаружению ошибок. Так, например, в известных антиблокировочных системах в каждом случае дублируется целый микроконтроллер, причем все антиблокировочные функции вычисляются с избыточностью и проверяются на соответствие. Если имеет место несоответствие результатов, антиблокировочная система отключается.
Такие процессоры по меньшей мере с двумя интегрированными исполнительными блоками известны также как двухъядерные или многоядерные арихитектуры. Различные исполнительные блоки или модули (ядра) отрабатывают с резервированием и тактовой синхронизацией один и тот же сегмент программы, результаты, полученные обоими ядрами, сравниваются, и при сравнении на соответствие обнаруживается возможная ошибка.
Если в настоящее время двухъядерные процессоры работают в режиме сравнения, то ядра или исполнительные блоки должны быть практически одинаковыми, чтобы обеспечить возможность сравнения выходных сигналов в каждом такте (периоде синхронизации). Вместе с тем, с точки зрения безопасности предпочтительно использовать различные исполнительные блоки. Но если исполнительные блоки различны, то их выходные сигналы уже нельзя сравнивать в каждом такте.
Раскрытие изобретения
В основу настоящего изобретения положена задача сравнения выходных сигналов различных исполнительных блоков. Изобретение решает эту проблему путем введения управляющего сигнала, посредством которого исполнительный блок сигнализирует компаратору, или блоку сравнения, что выданный вместе с этим сигналом элемент данных подлежит сравнению с элементом данных на выходе другого исполнительного блока. Это позволяет использовать различные исполнительные блоки и различное программное обеспечение. Сопоставимыми должны быть только подлежащие сравнению данные и их формат. Вопрос о том, должна ли последовательность передачи подлежащих сравнению данных компаратору также быть одинаковой, зависит от конкретной формы реализации рассматриваемого изобретения.
Таким образом, исполнительный блок сообщает компаратору о необходимости сравнения следующего элемента выходных данных с элементом выходных данных по меньшей мере второго исполнительного блока, после чего происходит сравнение этих по меньшей мере двух элементов выходных данных. В предпочтительном варианте осуществления изобретения по меньшей мере два исполнительных блока обрабатывают входные данные независимо друг от друга. Целесообразно, чтобы исполнительный блок сообщал о необходимости сравнения следующего элемента данных посредством сигнала сравнения. Сигнал сравнения и подлежащий сравнению элемент выходных данных предпочтительно выдавать с возможностью их однозначного соотнесения друг с другом. Подлежащему сравнению элементу данных целесообразно присваивать метку, инициирующую сравнение. Предпочтительно, чтобы все исполнительные блоки, выходные данные которых подлежат сравнению, сигнализировали об этом компаратору. Выходные данные, подлежащие сравнению, целесообразно записывать в заданной последовательности по меньшей мере в одно буферное запоминающее устройство.
Объектом изобретения является также устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока и компаратор, причем сравнение данных осуществляется в компараторе, а каждый исполнительный блок обрабатывает входные данные и генерирует выходные данные. В предлагаемом в изобретении устройстве исполнительный блок сообщает компаратору о необходимости сравнения следующего элемента выходных данных с элементом выходных данных по меньшей мере второго исполнительного блока, после чего происходит сравнение этих по меньшей мере двух элементов выходных данных. В предлагаемом в изобретении устройстве целесообразно предусмотреть по меньшей мере одно буферное запоминающее устройство, выполненное с возможностью записи в него данных в задаваемой последовательности и последующей выдачи данных компаратору. В предпочтительном варианте осуществления изобретения буферное запоминающее устройство представляет собой память обратного магазинного типа. Осуществление изобретения целесообразно в устройстве, а также в вычислительной системе, включающей в себя такое устройство.
Краткое описание чертежей
Другие преимущества и предпочтительные варианты осуществления изобретения раскрыты ниже со ссылкой на прилагаемые чертежи, на которых показано:
на фиг.1 - многопроцессорная система G60 с двумя исполнительными блоками G10a и G10b и компаратором G20,
на фиг.2 - вариант исполнения компаратора G20 с двумя очередями G21a и G21b,
на фиг.3 - вариант исполнения компаратора G200 с двумя списками G210a, С211а и С210b, G211b.
Осуществление изобретения
Исполнительным блоком (модулем) могут в дальнейшем именоваться как процессор/ядро/центральный процессор, так и блок вычислений (сопроцессор) с плавающей точкой, процессор цифровых сигналов, сопроцессор или арифметическое логическое устройство. Осуществление изобретения рассматривается на примере многопроцессорной системы G60, показанной на фиг.1, по меньшей мере с двумя исполнительными блоками G10a, G10b и компаратором (блоком сравнения) G20. Каждый исполнительный блок G10a, G10b имеет по меньшей мере один выход на соответствующие системные интерфейсы G30a, G30b. Через эти интерфейсы можно управлять регистрами, запоминающими или периферийными устройствами, в частности цифровыми выходами, цифроаналоговыми преобразователями, коммуникационными контроллерами (контроллерами связи). Выходные сигналы исполнительных блоков G10a, G10b могут сравниваться в компараторе G20. При несовпадении делается вывод о наличии ошибки, что позволяет принять соответствующие меры. К сравнению привлекаются выходные данные и/или адреса исполнительных блоков. Сравнению могут подвергаться и другие управляющие сигналы. Независимо от выбранных выходных сигналов, подлежащих сравнению, ниже речь идет об элементе данных, который нужно сравнить с другим элементом данных.
На фиг.1 показана возможная реализация многопроцессорной системы G60 с двумя исполнительными блоками G10a и G10b. Компаратор G20 активизируется управляющим сигналом G50a, G50b от исполнительных блоков G10a, G10. Если исполнительному блоку G10a, G10b предстоит передача на системный интерфейс соответственно G30a и G30b элемента данных без необходимости его сравнения, то этот элемент данных передается без выдачи сигналов G50a, G50b. Соответственно, компаратор G20 не обрабатывает эти данные. Если исполнительному блоку G10a, G10b предстоит передача на системный интерфейс соответственно G30a и G30b элемента данных, и этот элемент данных подлежит сравнению с соответствующим элементом данных на выходе другого исполнительного блока G10a, G10b, то дополнительно к выходным сигналам исполнительного блока, необходимым для передачи данных на системный интерфейс, для компаратора G20 генерируется сигнал G50a в случае исполнительного блока G10a и сигнал G50b в случае исполнительного блока G10b. Эти сигналы G50a и G50b также генерируются исполнительными блоками G10a и G10b. Они сигнализируют компаратору G20 о том, что переданный на системный интерфейс элемент данных, при необходимости с соответствующим ему адресом, необходимо сравнить с соответствующим элементом данных другого исполнительного блока. Сравнение выполняется в том случае, если другой исполнительный блок также передает элемент данных на свой системный интерфейс и при этом также сигнализирует компаратору G20 о необходимости выполнения сравнения. Сигналы G50a в случае исполнительного блока G10a и G50b в случае исполнительного блока G10b, указывающие на необходимость сравнения, не обязательно генерировать синхронно с передачей элемента данных исполнительным блоком, но их нужно генерировать таким образом, чтобы такой сигнал можно было однозначно соотнести с этим элементом данных (включая адрес). Посредством сигналов G70a, G70b компаратор G20 может при необходимости временно приостановить работу исполнительных блоков. При этом исполнительный блок G10a останавливается сигналом G70a, а исполнительный блок G10b - сигналом G70b. Исполнительные блоки не работают до тех пор, пока соответствующие сигналы G70a и G70b не будут сняты с выходов компаратора.
В первом варианте, показанном на фиг.2, приведено описание возможной реализации компаратора (блока сравнения) G20. Внутри компаратора организована очередь для каждого подключенного исполнительного блока. Эти очереди построены по принципу памяти обратного магазинного типа: "первым пришел - первым обслужен". В примере исполнения, показанном на фиг.2, - это очередь G21a для исполнительного блока G10a и очередь G21b для исполнительного блока G10b. В очереди имеется n записей, но по меньшей мере одна такая запись. Если исполнительный блок сигнализирует о том, что тот или иной элемент данных необходимо сравнить, этот элемент данных сохраняется в очереди в одной записи. Если в очереди больше нет свободных записей, работа соответствующего исполнительного блока приостанавливается сигналом G70a или G70b, как показано на фиг.1, пока в очереди не освободится какая-либо запись. Как возможный вариант, компаратор G20 может генерировать сигнал ошибки, если исполнительный блок попытается вставить дополнительный элемент данных в уже заполненную очередь. Если во всех очередях компаратора G20 (в данном случае в очередях G21a и G21b) имеется по меньшей мере одна запись, то согласно принципу "первым пришел - первым обслужен" в каждом случае блок G22 сравнивает друг с другом соответствующие первые, т.е. старейшие по времени записи. Если подлежащие сравнению данные различны, генерируется сигнал ошибки, после чего записи в очереди сбрасываются, т.е. удаляются из нее. При идентичности данных они также удаляются из очереди. Как возможный вариант, при числе очередей, большем двух, принимается мажоритарное решение (голосованием). Общим признаком этого варианта осуществления изобретения является то, что подлежащие сравнению данные должны выдаваться всеми подключенными исполнительными блоками в одинаковой последовательности, чтобы они могли выстраиваться в очереди в правильной последовательности. Какие данные с какими подлежат сравнению, определяется только их положением в очередях. Сравниваются всегда самые первые, т.е. самые старые, записи в очередях.
Еще один вариант выполнения компаратора G20 представлен на фиг.3, где компаратор обозначен позицией G200. Для каждого подключенного исполнительного блока в компараторе G200 имеются списки G210a, G210b, в которых сохраняется подлежащий сравнению элемент данных. Дополнительно к спискам G210a, G210b существуют также списки G211a, G211b, в которых для каждого помещенного в списки G210a, G210b элемента данных сохраняется однозначный идентификатор. После заполнения списка работа соответствующего исполнительного блока приостанавливается посредством сигналов G70a или G70b, показанных на фиг.1, или выдается сигнал ошибки, если исполнительный блок попытается вставить дополнительный элемент данных в уже заполненный список. Сравнение данных осуществляется в том случае, если во всех списках G210a, G210b имеются данные с соответствующими идентичными идентификаторами, находящимися в списках G211a, G211b. Данные сравниваются, и при несовпадении генерируется сигнал ошибки. При совпадении данные передаются на подключенные системные интерфейсы G30a, G30b или G32, если системный интерфейс соотнесен с компаратором. После сравнения независимо от его результата из списков G210a, G210b удаляются данные, а из списков G211а, G211b - соответствующие идентификационные номера. При наличии более двух списков, как возможный вариант, может приниматься мажоритарное решение. Особенностью этого варианта является то, что подлежащие сравнению данные не обязательно должны предаваться в компаратор всеми подключенными исполнительными блоками в одинаковой последовательности. Сравнение данных осуществляется в том случае, если в обоих списках G210a и G210b имеются данные, а в списках идентификаторов имеется по меньшей мере два одинаковых идентификатора.
Claims (11)
1. Способ сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока, причем сравнение данных осуществляется в компараторе, а каждый исполнительный блок обрабатывает входные данные и генерирует выходные данные, отличающийся тем, что исполнительный блок сообщает компаратору о необходимости сравнения следующего элемента выходных данных с элементом выходных данных по меньшей мере второго исполнительного блока, после чего происходит сравнение этих по меньшей мере двух элементов выходных данных.
2. Способ по п.1, отличающийся тем, что по меньшей мере два исполнительных блока обрабатывают входные данные независимо друг от друга.
3. Способ по п.1, отличающийся тем, что исполнительный блок сообщает о необходимости сравнения следующего элемента данных посредством сигнала сравнения.
4. Способ по п.3, отличающийся тем, что сигнал сравнения и подлежащий сравнению элемент выходных данных выдают с возможностью их однозначного соотнесения друг с другом.
5. Способ по п.4, отличающийся тем, что подлежащему сравнению элементу данных присваивают метку, инициирующую сравнение.
6. Способ по п.1, отличающийся тем, что все исполнительные блоки, выходные данные которых подлежат сравнению, сигнализируют об этом компаратору.
7. Способ по п.1, отличающийся тем, что выходные данные, подлежащие сравнению, записывают в заданной последовательности по меньшей мере в одно буферное запоминающее устройство.
8. Устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока и компаратор, причем сравнение данных осуществляется в компараторе, а каждый исполнительный блок обрабатывает входные данные и генерирует выходные данные, отличающееся тем, что исполнительный блок сообщает компаратору о необходимости сравнения следующего элемента выходных данных с элементом выходных данных по меньшей мере второго исполнительного блока, после чего происходит сравнение этих по меньшей мере двух элементов выходных данных.
9. Устройство по п.8, отличающееся тем, что в нем предусмотрено по меньшей мере одно буферное запоминающее устройство, выполненное с возможностью записи в него данных в задаваемой последовательности и последующей выдачи данных компаратору.
10. Устройство по п.9, отличающееся тем, что буферное запоминающее устройство представляет собой память обратного магазинного типа.
11. Вычислительная система, содержащая устройство по п.8.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005037217A DE102005037217A1 (de) | 2005-08-08 | 2005-08-08 | Verfahren und Vorrichtung zum Vergleich von Daten bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten |
DE102005037217.1 | 2005-08-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2008108474A RU2008108474A (ru) | 2009-09-20 |
RU2411570C2 true RU2411570C2 (ru) | 2011-02-10 |
Family
ID=37398426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2008108474/08A RU2411570C2 (ru) | 2005-08-08 | 2006-07-27 | Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока |
Country Status (8)
Country | Link |
---|---|
US (1) | US8196027B2 (ru) |
EP (1) | EP1917589B1 (ru) |
JP (1) | JP2009505185A (ru) |
CN (1) | CN101243406B (ru) |
DE (2) | DE102005037217A1 (ru) |
ES (1) | ES2336604T3 (ru) |
RU (1) | RU2411570C2 (ru) |
WO (1) | WO2007017395A2 (ru) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8201067B2 (en) * | 2008-02-25 | 2012-06-12 | International Business Machines Corporation | Processor error checking for instruction data |
US9491228B2 (en) * | 2011-03-10 | 2016-11-08 | Mitsubishi Electric Corporation | Redundancy device |
US10353767B2 (en) * | 2017-09-14 | 2019-07-16 | Bae Systems Controls Inc. | Use of multicore processor to mitigate common mode computing faults |
US10981576B2 (en) | 2017-12-27 | 2021-04-20 | Micron Technology, Inc. | Determination of reliability of vehicle control commands via memory test |
US10933882B2 (en) | 2017-12-27 | 2021-03-02 | Micron Technology, Inc. | Determination of reliability of vehicle control commands using a voting mechanism |
US10836402B2 (en) | 2017-12-27 | 2020-11-17 | Micron Technology, Inc. | Determination of reliability of vehicle control commands via redundancy |
US10896089B2 (en) * | 2018-04-06 | 2021-01-19 | Western Digital Technologies, Inc. | System level data-loss protection using storage device local buffers |
US11507175B2 (en) | 2018-11-02 | 2022-11-22 | Micron Technology, Inc. | Data link between volatile memory and non-volatile memory |
US10901862B2 (en) | 2018-11-13 | 2021-01-26 | Micron Technology, Inc. | High-reliability non-volatile memory using a voting mechanism |
JP7157709B2 (ja) * | 2019-07-04 | 2022-10-20 | 株式会社日立製作所 | 計算機システム及びプログラム実行方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5243607A (en) * | 1990-06-25 | 1993-09-07 | The Johns Hopkins University | Method and apparatus for fault tolerance |
JPH0527994A (ja) * | 1991-07-23 | 1993-02-05 | Fuji Electric Co Ltd | デイジタル機器の誤出力防止方法 |
EP0653708B1 (en) * | 1993-10-15 | 2000-08-16 | Hitachi, Ltd. | Logic circuit having error detection function, redundant resource management method, and fault tolerant system using it |
JPH0863365A (ja) * | 1994-08-23 | 1996-03-08 | Fujitsu Ltd | データ処理装置 |
JP3036485B2 (ja) * | 1997-09-12 | 2000-04-24 | 日本電気株式会社 | 実数演算方式 |
US6141718A (en) * | 1998-06-15 | 2000-10-31 | Sun Microsystems, Inc. | Processor bridge with dissimilar data registers which is operable to disregard data differences for dissimilar data direct memory accesses |
JP2000148524A (ja) * | 1998-11-09 | 2000-05-30 | Nippon Signal Co Ltd:The | フェールセーフ照合装置 |
JP3033754B1 (ja) * | 1998-12-16 | 2000-04-17 | 甲府日本電気株式会社 | 三重化情報処理システム |
JP2000298594A (ja) * | 1999-04-13 | 2000-10-24 | Nec Corp | フォールトトレラント制御方法および冗長コンピュータシステム |
JP2001238094A (ja) | 2000-02-25 | 2001-08-31 | Canon Inc | 画像処理装置および画像再生装置 |
JP2002269029A (ja) * | 2001-03-07 | 2002-09-20 | Nec Corp | 高信頼性情報処理装置及びそれに用いる情報処理方法並びにそのプログラム |
US20030005380A1 (en) * | 2001-06-29 | 2003-01-02 | Nguyen Hang T. | Method and apparatus for testing multi-core processors |
JP4155088B2 (ja) | 2003-04-18 | 2008-09-24 | 日本電気株式会社 | 情報処理装置 |
EP1639454A2 (de) * | 2003-06-24 | 2006-03-29 | Robert Bosch GmbH | Verfahren zur umschaltung zwischen wenigstens zwei betriebsmodi einer prozessoreinheit sowie entsprechende prozessoreinheit |
US20050108509A1 (en) * | 2003-11-13 | 2005-05-19 | Safford Kevin D. | Error detection method and system for processors that employs lockstepped concurrent threads |
US7290169B2 (en) * | 2004-04-06 | 2007-10-30 | Hewlett-Packard Development Company, L.P. | Core-level processor lockstepping |
-
2005
- 2005-08-08 DE DE102005037217A patent/DE102005037217A1/de not_active Withdrawn
-
2006
- 2006-07-27 CN CN200680029543XA patent/CN101243406B/zh active Active
- 2006-07-27 US US11/990,250 patent/US8196027B2/en active Active
- 2006-07-27 DE DE502006005533T patent/DE502006005533D1/de active Active
- 2006-07-27 EP EP06778021A patent/EP1917589B1/de active Active
- 2006-07-27 RU RU2008108474/08A patent/RU2411570C2/ru active
- 2006-07-27 WO PCT/EP2006/064730 patent/WO2007017395A2/de active Application Filing
- 2006-07-27 ES ES06778021T patent/ES2336604T3/es active Active
- 2006-07-27 JP JP2008525527A patent/JP2009505185A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US8196027B2 (en) | 2012-06-05 |
EP1917589A2 (de) | 2008-05-07 |
WO2007017395A3 (de) | 2007-07-26 |
DE502006005533D1 (de) | 2010-01-14 |
CN101243406A (zh) | 2008-08-13 |
DE102005037217A1 (de) | 2007-02-15 |
RU2008108474A (ru) | 2009-09-20 |
WO2007017395A2 (de) | 2007-02-15 |
JP2009505185A (ja) | 2009-02-05 |
CN101243406B (zh) | 2012-01-11 |
US20090210777A1 (en) | 2009-08-20 |
EP1917589B1 (de) | 2009-12-02 |
ES2336604T3 (es) | 2010-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2411570C2 (ru) | Способ и устройство для сравнения данных в вычислительной системе, включающей в себя по меньшей мере два исполнительных блока | |
US5640508A (en) | Fault detecting apparatus for a microprocessor system | |
US9823983B2 (en) | Electronic fault detection unit | |
US9052887B2 (en) | Fault tolerance of data processing steps operating in either a parallel operation mode or a non-synchronous redundant operation mode | |
EP2966650B1 (en) | Memory built-in self test for a data processing apparatus | |
KR101728581B1 (ko) | 제어 컴퓨터 시스템, 제어 컴퓨터 시스템을 제어하는 방법, 및 제어 컴퓨터 시스템의 이용 | |
US7669079B2 (en) | Method and device for switching over in a computer system having at least two execution units | |
EP2377039B1 (en) | Error detection in a multi-processor data processing system | |
EP3770765B1 (en) | Error recovery method and apparatus | |
US8090983B2 (en) | Method and device for performing switchover operations in a computer system having at least two execution units | |
US8671311B2 (en) | Multiprocessor switch with selective pairing | |
KR20120025492A (ko) | Smt 기계에서 비교 및 전달 명령어를 사용한 안정적 실행 | |
CN117274031A (zh) | 缓冲器检查器 | |
US20090119540A1 (en) | Device and method for performing switchover operations in a computer system having at least two execution units | |
US20070255875A1 (en) | Method and Device for Switching Over in a Computer System Having at Least Two Execution Units | |
US20080263340A1 (en) | Method and Device for Analyzing a Signal from a Computer System Having at Least Two Execution Units | |
US20080313384A1 (en) | Method and Device for Separating the Processing of Program Code in a Computer System Having at Least Two Execution Units | |
US10318466B2 (en) | Method and apparatus for handling outstanding interconnect transactions | |
EP3629176B1 (en) | Fault detection circuit with progress register and status register | |
JP3562818B2 (ja) | ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 | |
US20090024908A1 (en) | Method for error registration and corresponding register | |
CN109872150B (zh) | 具有时钟同步操作的数据处理系统 | |
US5418794A (en) | Error determination scan tree apparatus and method | |
JP2009505187A (ja) | 少なくとも2つの命令実行部を備えたコンピュータシステムにおいてレジスタセットの切り替えにより初期状態を設定する方法および装置 | |
JPH04266147A (ja) | バスアダプタ装置 |