JP2008287813A

JP2008287813A - Ｉｃ試験装置

Info

Publication number: JP2008287813A
Application number: JP2007132659A
Authority: JP
Inventors: Akira Hotta; 明堀田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-05-18
Filing date: 2007-05-18
Publication date: 2008-11-27

Abstract

【課題】テスト時間の短縮やテストコストの低減が可能なＩＣ試験装置を提供する
【解決手段】複数の被試験デバイスＭ１〜Ｍｎの所定アドレスに対し並列にコマンド信号を印加し、各被試験デバイスＭ１〜Ｍｎから出力される信号に基づいて各被試験デバイスＭ１〜Ｍｎの状態を判定するＩＣ試験装置２１において、判定結果に基づいて、Ｕｎｍａｔｃｈが発生した回数を計数し、計数値が設定値と一致したときは、判定結果に代えて一定のＭａｔｃｈ信号をコマンド発生指示手段２に出力する不良ブロック判定手段Ｎ１１〜Ｎ１ｎと、前記Ｍａｔｃｈ信号に対応する不良ブロック情報が書き込まれ、不良ブロック内のアドレスを試験対象外とするように制御する不良ブロック記憶手段Ｑ１〜Ｑｎとを備えたことを特徴とする。
【選択図】図１

Description

本発明は、ＩＣ試験装置に係り、特にＮＡＮＤ型フラッシュメモリなどのように、複数のアドレスをブロック単位で扱い、ＲＥＡＤＹ状態になるまで次のコマンドを受け付けない被試験デバイスの試験に適したＩＣ試験装置に関する。

周知のようにＮＡＮＤ型フラッシュメモリは、複数のアドレスを１まとめのブロック単位で取り扱い、ブロック単位でデータの書き込み、読み出し及び消去を行い、電源を切断してもその記憶内容が失われない不揮発性メモリである。ＮＡＮＤ型フラッシュメモリはまた、ＲＥＡＤＹ状態（コマンド受付可能状態）になるまで次のコマンドを受け付けないという特徴がある。また、自身の状態がＲＥＡＤＹ状態とＢＵＳＹ状態（コマンド受付不能状態）のいずれにあるかを示す信号をＲＥＡＤＹ／ＢＵＳＹピンから出力する。

図５に、ＮＡＮＤ型フラッシュメモリ（以下被試験メモリと称す）の試験に用いられる、従来のＩＣ試験装置１の構成ブロック図を示す。ＩＣ試験装置１は、複数（ｎ個）の被試験メモリＭ１〜Ｍｎを並列に試験するもので、コンパレータＣ１〜Ｃｎ、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎ、ストローブ信号発生部ＴＧ１〜ＴＧｎ、コマンド発生指示部２、コマンド発生部３及びドライバ４から構成されている。

被試験デバイスとなる被試験メモリＭ１〜Ｍｎは、コマンド発生部３によって書き込みコマンドがアドレス毎に順次印加される。被試験メモリＭ１〜Ｍｎは書き込みコマンドが与えられると、まずＢＵＳＹ状態となり、書き込みが終了するとＲＥＡＤＹ状態となり、これらに対応するＲＥＡＤＹ／ＢＵＳＹ信号を出力する。

コンパレータＣ１〜Ｃｎは、被試験メモリＭ１〜Ｍｎに対応して設けられ、各被試験メモリＭ１〜ＭｎのＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号を所定の基準電圧（ＶＯＨ、ＶＯＬ）と比較し、比較結果を示す２値信号（Ｈｉ信号またはＬｏ信号）を、各々の出力側に設けられたＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに出力する。

具体的には、コンパレータＣ１は、被試験メモリＭ１のＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号に基づく２値信号をＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１に出力し、以下同様に、コンパレータＣｎは、被試験メモリＭｎのＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号に基づく２値信号をＲＥＡＤＹ／ＢＵＳＹ判定部Ｊｎに出力する。

ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、コンパレータＣ１〜Ｃｎに対応して（すなわち被試験メモリＭ１〜Ｍｎに対応して）設けられ、コンパレータＣ１〜Ｃｎから出力される２値信号を、コマンド発生部３から出力される期待値パターン（Ｋ１〜Ｋｎ）とそれぞれ比較することにより、対応する被試験メモリＭ１〜ＭｎがＲＥＡＤＹ状態かＢＵＳＹ状態かを判定する。すなわち、被試験メモリの状態をＲＥＡＤＹ状態と判定した場合に「Ｍａｔｃｈ」を示す状態判定信号としてＨｉ信号を出力し、被試験メモリの状態をＢＵＳＹ状態と判定した場合に「Ｕｎｍａｔｃｈ」を示す状態判定信号としてＬｏ信号を出力する。

なお、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは各被試験デバイスから出力される信号に基づいて被試験デバイスの状態を判定するデバイス状態判定手段を構成する。

ストローブ信号発生部ＴＧ１〜ＴＧｎは、対応するＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎにストローブ信号を出力することにより、ＲＥＡＤＹ／ＢＵＳＹ判定のタイミングを決める。

コマンド発生指示部２は、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎから出力される状態判定信号に基づき、全ての状態判定信号が「Ｍａｔｃｈ」を示す場合に、コマンド発生部３に対して、コマンド発生指示信号を出力する。なお、各被試験メモリＭ１〜Ｍｎは、それぞれ任意の時間に「Ｍａｔｃｈ」となるため、コマンド発生指示部２は、全ての状態判定信号が「Ｍａｔｃｈ」を示すまで待機する。

コマンド発生部３は、上記コマンド発生指示信号に基づいて、被試験メモリＭ１〜Ｍｎに印加する試験パターン、当該試験パターンの記憶先アドレスを示すアドレス信号やライトイネーブル信号などからなるコマンド信号を発生し、ドライバ４に出力する。また、このコマンド発生部３は、コマンド発生指示信号が所定時間経過しても入力されない場合にもコマンド信号をドライバ４に出力する。また、このコマンド発生部３は、期待値パターンを発生し、各ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに出力する。

ドライバ４は、上記コマンド発生部３から入力されるコマンド信号を増幅して、（ＶＩＨ，ＶＩＬのレベル信号を）各被試験メモリＭ１〜Ｍｎに出力する。

次に、このように構成された従来の半導体集積回路試験装置の動作について説明する。
まず、コマンド発生部３は、ドライバ４を介して、被試験メモリＭ１〜Ｍｎにコマンド信号（試験パターン、アドレス信号、ライトイネーブル信号）を出力する。被試験メモリＭ１〜Ｍｎは、上記コマンド信号に基づき、アドレス信号が示す記憶先アドレス（第１ブロックの先頭アドレス）に試験パターンの書き込み処理を行い、正常に書き込み処理が終了した場合、ＲＥＡＤＹ状態を示すＲＥＡＤＹ／ＢＵＳＹ信号を、各々に対応するコンパレータＣ１〜Ｃｎに出力する。また、被試験メモリＭ１〜Ｍｎは、正常に書き込み処理が終了しない場合、ＢＵＳＹ状態を示すＲＥＡＤＹ／ＢＵＳＹ信号を、各々に対応するコンパレータＣ１〜Ｃｎに出力する。

ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、各々に対応するコンパレータＣ１〜Ｃｎから入力される２値信号を、コマンド発生部３から入力される期待値パターンと比較することによって、各々に対応する被試験メモリＭ１〜ＭｎがＲＥＡＤＹ状態（判定結果「Ｍａｔｃｈ」）とＢＵＳＹ状態（判定結果「Ｕｎｍａｔｃｈ」）のいずれにあるかを判定し、当該判定結果を示す状態判定信号（Ｍａｔｃｈ／Ｕｎｍａｔｃｈ）をコマンド発生指示部２に出力する。

コマンド発生指示部２は、全ての状態判定信号が「Ｍａｔｃｈ」を示す場合、コマンド発生部３に対して、各被試験メモリＭ１〜Ｍｎの次のアドレスへのコマンド印加を指示するコマンド発生指示信号を出力する。

コマンド発生部３は、コマンド発生指示信号が入力された場合、または所定時間経過してもコマンド発生指示信号が入力されない場合、次の記憶先アドレスを示すアドレス信号と試験パターン、ライトイネーブル信号を出力する。以上の動作が繰り返されることにより、被試験メモリＭ１〜Ｍｎの全アドレスに試験パターンが順次書き込まれる。

ところで、上述した従来のＩＣ試験装置において、以下のような問題があった。
すなわち、一般に、複数のアドレスを１まとめのブロック単位で取り扱うような被試験メモリ（ＮＡＮＤ型フラッシュメモリ）は、任意のアドレスで「Ｕｎｍａｔｃｈ」が生じると、そのアドレスが含まれるブロック内の他のアドレスでも「Ｕｎｍａｔｃｈ」が生じやすい傾向がある。従って、全てのアドレスを試験対象とした場合、あるブロック内の任意のアドレスに生じる「Ｕｎｍａｔｃｈ」、または、他の被試験メモリにおいて生じる「Ｕｎｍａｔｃｈ」に引きずられてコマンド発生指示部２の待機時間が増大し、その結果、トータルの試験時間が増大してしまう。

図６は、このような問題を解決することを目的とした本願の先行技術で、本出願人が特願２００６−１８５７０９において示した、試験時間の短縮を図ることのできるＩＣ試験装置の構成ブロック図である。図５と同じ箇所は同一の記号を付して重複した説明を省略する。

図６におけるＩＣ試験装置１１は、図５に示すＩＣ試験装置１とは以下の点で構成が異なる。すなわち、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎが、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに対応して設けられており、また、カウンタ制御部Ｌ１〜Ｌｎが、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎに対応して設けられていることである。ここで、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎ及びカウンタ制御部Ｌ１〜Ｌｎは、被試験デバイス毎に所定の状態が発生した回数を計数し、計数値が設定値と一致したときは、前記判定結果に代えて一定の状態信号を前記コマンド発生指示手段に出力する不良ブロック判定部Ｎ１〜Ｎｎを構成する。また、コマンド発生部１３は、アドレスの切り替わりを示すアドレスインクリメント信号及びカウンタ設定値を示すカウンタ設定信号をＵｎｍａｔｃｈカウンタＫ１〜Ｋｎに出力し、ブロックの切り替わりを示すブロックインクリメント信号をカウンタ制御部Ｌ１〜Ｌｎに出力する。

ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、各々に対応するＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎから入力される状態判定信号、コマンド発生部１３から入力されるアドレスインクリメント信号に基づいて、「Ｕｎｍａｔｃｈ」が生じた回数をカウントし、当該カウント値を示すカウント信号、及び上記状態判定信号を、各々に対応するカウンタ制御部Ｌ１〜Ｌｎに出力する。なお、本実施形態では、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、コマンド発生部１３から入力されるカウンタ設定信号によって設定されるカウンタ設定値をカウントダウンすることにより、「Ｕｎｍａｔｃｈ」が生じた回数をカウントする。すなわち、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、アドレスインクリメント信号が「Ｌｏ」の期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜ＪｎからＬｏ信号（「Ｕｎｍａｔｃｈ」）が入力された場合、次のアドレスインクリメント信号の立ち上がりに同期してカウンタ設定値をカウントダウンする。

カウンタ制御部Ｌ１〜Ｌｎは、コマンド発生部１３から入力されるブロックインクリメント信号の立ち上がりに同期してカウント値をリセットするように、それぞれに対応するＵｎｍａｔｃｈカウンタＫ１〜Ｋｎを制御する。また、カウンタ制御部Ｌ１〜Ｌｎは、カウント値「０」を示すカウント信号が入力された場合、つまり「Ｕｎｍａｔｃｈ」が生じた回数がカウンタ設定値と一致した場合、その次のアドレスからカウント値がリセットされるまで（そのブロックが終了するまで）、対応する被試験メモリを試験対象外とし、「Ｍａｔｃｈ」を示すＨｉ信号をコマンド発生指示部２に出力する。その一方で、カウント値が「０」に到達しない期間は、対応するＵｎｍａｔｃｈカウンタＫ１〜Ｋｎから入力される状態判定信号をコマンド発生指示部２に出力する。

なお、カウンタ設定値は、Ｕｎｍａｔｃｈカウンタ毎に個別に設定でき、また、図示しない外部の信号処理装置によって、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎから「Ｕｎｍａｔｃｈ」のカウント値を読み出し可能に構成されている。

コマンド発生指示部２は、入力される全ての状態判定信号が「Ｍａｔｃｈ」を示すＨｉ信号である場合に、コマンド発生指示信号をコマンド発生部１３に出力する。すなわち、カウンタ制御部Ｌ１〜Ｌｎにおいて、被試験メモリのいずれかが試験対象外に決定されることにより「Ｍａｔｃｈ」を示すＨｉ信号が出力された場合、コマンド発生指示部２は、試験対象外となった被試験メモリの状態には依存せず、その他の被試験メモリの状態だけに影響されることになる。すなわち、実質的に、コマンド発生指示部２は、試験対象外に決定された被試験メモリを除く他の被試験メモリが「Ｍａｔｃｈ」と判定された場合に、コマンド発生指示信号をコマンド発生部１３に出力する。

次に、このように構成された本実施形態におけるＩＣ試験装置１１の動作、特にＵｎｍａｔｃｈカウンタＫ１〜Ｋｎ及びカウンタ制御部Ｌ１〜Ｌｎの動作について、図７のタイミングチャートを用いて説明する。ここではＵｎｍａｔｃｈカウンタＫ１及びカウンタ制御部Ｌ１を用いて説明するが、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎ及びカウンタ制御部Ｌ１〜Ｌｎの全てに共通するものである。なお、以下の説明では、被試験メモリＭ１〜Ｍｎにおける１ブロックは１０個のアドレスを含み、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎのカウンタ設定値は予め「４」に設定されているものとする。

図７に示すように、被試験メモリＭ１における第１ブロックの１、３、４、８、９番地、第２ブロックの２、４番地のアドレスにコマンド信号が印加された場合に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力され、他のアドレスにコマンド信号が印加された場合には、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力される。

まず、第１ブロックにおける１番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、カウント値「４」を示すカウント信号と、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から入力される「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。

カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２に出力する。なお、ここでコマンド発生指示部２は、入力される全ての状態判定信号が「Ｍａｔｃｈ」を示す場合、次のアドレス（２番地目）にコマンド発生を指示するためのコマンド発生指示信号を出力する。

次に、第１ブロックにおける２番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが２番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力されたため、カウント値「４」をカウントダウンせず、カウント値「４」を示すカウント信号及び「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をコマンド発生指示部２に出力する。

次に、第１ブロックにおける３番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが３番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「４」をカウントダウンし、カウント値「３」を示すカウント信号及び「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２に出力する。
以下、アドレスインクリメント信号にしたがって同様の動作を７番地のアドレスまで繰り返す。

第１ブロックにおける８番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが８番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「１」をカウントダウンして、カウント値「０」を示すカウント信号及び「Ｍａｔｃｈ」を示す状態判定信号Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、カウント値「０」を示すカウント信号が入力されたため、被試験メモリＭ１を試験対象外に決定し、ＵｎｍａｔｃｈカウンタＫ１から入力される状態判定信号に拘わらず、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力する。ここで、カウンタ制御部Ｌ１は、カウント値がリセットされる（ブロックインクリメント信号の立ち上がりが発生する）まで常に「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力する。従って、図７に示すように、第１ブロックの８〜１０番地において、カウンタ制御部Ｌ１は、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から出力される状態判定信号に拘わらず、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力し続ける。

そして、第１ブロックの１０番地目の試験が終了した後、ブロックインクリメント信号にブロックの切り替わりを示す立ち上がりが発生する、つまり第２ブロックの１番地のアドレスに対する試験に移行する。カウンタ制御部Ｌ１は、このブロックインクリメント信号の立ち上がりに同期してカウント値をリセットするようにＵｎｍａｔｃｈカウンタＫ１を制御する（つまりカウント値は、試験ブロックの１番地目でカウント設定値である「４」に初期化される）。以降、第２ブロックの１番地目のアドレスから、上記と同様な動作が繰り返されることになる。

図８は、上記の動作によって、被試験メモリＭ１のブロック毎に得られた各アドレスの「Ｍａｔｃｈ」／「Ｕｎｍａｔｃｈ」状態の判定結果の一例を示すものである。この図に示すように、「Ｕｎｍａｔｃｈ」の発生回数がカウンタ設定値と一致した場合、そのブロック内における他のアドレスは「Ｕｎｍａｔｃｈ」となる可能性が高いとみなし、そのブロック内における最終アドレスまで被試験メモリＭ１を試験対象外に決定し、強制的に「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２に出力させる。

このように、試験対象外の被試験メモリの状態を「Ｍａｔｃｈ」とみなすことにより、コマンド発生指示部２における待機時間は、試験対象外の被試験メモリの影響を受けず、他の被試験メモリの「Ｍａｔｃｈ」／「Ｕｎｍａｔｃｈ」状態だけに依存することになる。
従って、図６のＩＣ試験装置によれば、あるブロック内の任意のアドレスに生じる「Ｕｎｍａｔｃｈ」状態、または、他の被試験メモリにおいて生じる「Ｕｎｍａｔｃｈ」状態に引きずられることなく、次のアドレスへのコマンド発生をコマンド発生部１３に指示することができる。つまり、コマンド発生指示部２における待機時間を短縮でき、その結果、トータルの試験時間の短縮を図ることが可能である。

また、ブロックが切り替わる毎にカウント値をリセットすることにより、次のブロックの先頭番地から試験対象外の被試験メモリを再び試験対象に復帰させることが可能である。さらに、ブロック単位のアドレス数及び「Ｕｎｍａｔｃｈ」状態の発生数を認識できると共に、各被試験メモリに応じて、個別にカウンタ設定値（つまり「Ｕｎｍａｔｃｈ」状態の発生数の設定値）を任意に設定することができる。よって、例えば、「Ｕｎｍａｔｃｈ」状態が多数発生するような不良ロットの被試験メモリが存在する場合などは、その被試験メモリに対応するカウント設定値を「０」や「１」に設定することにより、早期にその不良ロットの被試験メモリの影響を排除し、他の被試験メモリの試験を効率良く行なうことができる。

なお、従来のＩＣ試験装置についての詳細は、例えば下記特許文献１を参照されたい。

特開平１１−１８３５６９号公報

ところで、上述したＩＣ試験装置において、以下のような問題があった。
すなわち、複数のアドレスを一まとめのブロック単位で扱う様なＮＡＮＤ型フラッシュメモリは、任意のアドレスでＵｎｍａｔｃｈすると、そのＵｎｍａｔｃｈがあるブロック内のアドレスはＵｎｍａｔｃｈしがちになることから、不良ブロック判定部により設定したＵｎｍａｔｃｈ数になるとブロックインクリメント信号が生起されるまでＭＡＴＣＨの判定対象外にし、ＢａｄＢｌｏｃｋ（不良ブロック）として扱われる。しかし、次回のテストでそのブロックがＢａｄＢｌｏｃｋかどうかを認識するためには、フェイルメモリ（以下ＦＭと呼ぶ）のような別ユニットが必要であった。

ところで、ＦＭはアドレス単位の情報が記憶されており、ブロック単位の情報はそのままでは得られない。また、ＦＭは通常別カード内となっているので、情報の転送にも時間がかかるものである。したがって、ＦＭを使って各々のＤＵＴ（被試験メモリ）で情報が異なるＢａｄＢｌｏｃｋアドレスを解析し、例えば電圧条件等を変えた次回テストを実施する場合、ＤＵＴ毎のパターンメモリ（ＰＳＲ）にあらかじめ各々のＤＵＴのＢａｄＢｌｏｃｋマスク情報を書き込み、ＢａｄＢｌｏｃｋの間テストをマスクしてテスト効率を上げる必要があった。

したがって、ＦＭを使った解析やＢａｄＢｌｏｃｋマスク情報の転送に要する時間がテストコストを上げてしまうという問題があった。

また、高価なＦＭを使用しないとＢａｄＢｌｏｃｋのアドレスが認識できないという問題もあった。

本発明はこのような課題を解決しようとするもので、テスト時間の短縮やテストコストの低減が可能で、高価なＦＭユニットを使用せずにＢａｄＢｌｏｃｋのアドレスを認識できるＩＣ試験装置を提供することを目的とする。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数の被試験デバイスの所定アドレスに対し並列にコマンド信号を印加し、前記各被試験デバイスから出力される信号に基づいてデバイス状態判定手段が前記各被試験デバイスの状態を判定し、全ての判定結果がＭａｔｃｈになるか、所定の時間が経過したときコマンド発生指示手段が次のアドレスに対する前記コマンド信号を発生するＩＣ試験装置において、
前記判定結果に基づいて、Ｕｎｍａｔｃｈが発生した回数を前記各被試験デバイスのブロック毎に計数する計数手段と、
該計数手段から出力される計数値を所定の計数設定値と比較し、一致したときに不良ブロック信号を出力する比較手段と、
該比較手段から出力される前記不良ブロック信号が書き込まれ、前記各被試験デバイスの不良ブロック内のアドレスを試験対象外とするように前記デバイス状態判定手段を制御する不良ブロック記憶手段と
を備えたことを特徴とする。

請求項２記載の発明は、
請求項１記載のＩＣ試験装置において、
前記判定結果に基づいて、前記被試験デバイス毎にＵｎｍａｔｃｈが発生した回数を計数し、計数値が前記計数設定値と一致したときは、前記判定結果に拘わらず一定のＭａｔｃｈ信号を前記コマンド発生指示手段に出力する不良ブロック判定手段
を備えたことを特徴とする。

請求項３記載の発明は、
請求項２記載のＩＣ試験装置において、
前記不良ブロック判定手段は、ブロックインクリメント信号が発生するまで、前記Ｍａｔｃｈ信号を前記コマンド発生指示手段に出力し続け、
前記不良ブロック記憶手段は、前記ブロックインクリメント信号が発生すると同時に前記不良ブロック情報が書き込まれるとともに、次のアドレスに進むことを特徴とする。

請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載のＩＣ試験装置において、
前記不良ブロック記憶手段の出力と前記比較手段の出力を入力し不良ブロック記憶手段に前記不良ブロック信号を書き込むＯＲ回路
を備えたことを特徴とする。

以上説明したことから明らかなように、本発明によれば、複数の被試験デバイスの所定アドレスに対し並列にコマンド信号を印加し、前記各被試験デバイスから出力される信号に基づいてデバイス状態判定手段が前記各被試験デバイスの状態を判定し、全ての判定結果がＭａｔｃｈになるか、所定の時間が経過したときコマンド発生指示手段が次のアドレスに対する前記コマンド信号を発生するＩＣ試験装置において、前記判定結果に基づいて、Ｕｎｍａｔｃｈが発生した回数を前記各被試験デバイスのブロック毎に計数する計数手段と、該計数手段から出力される計数値を所定の計数設定値と比較し、一致したときに不良ブロック信号を出力する比較手段と、該比較手段から出力される前記不良ブロック信号が書き込まれ、前記各被試験デバイスの不良ブロック内のアドレスを試験対象外とするように前記デバイス状態判定手段を制御する不良ブロック記憶手段とを備えたことにより、テスト時間の短縮やテストコストの低減が可能で、高価なＦＭユニットを使用せずにＢａｄＢｌｏｃｋのアドレスを認識できるＩＣ試験装置を提供することができる。

以下本発明の実施の形態について図面を用いて詳細に説明する。

図１は本発明の実施の形態に係るＩＣ試験装置の一実施例を示す構成ブロック図である。図６と同一の部分は同じ記号を付して重複する説明を省略する。図１におけるＩＣ試験装置２１は、図６に示すＩＣ試験装置１１とは以下の点で構成が異なる。すなわち、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎのそれぞれに対応して不良ブロック判定部Ｎ１１〜Ｎ１ｎ、比較部Ｐ１〜Ｐｎ及び不良ブロック記憶部Ｑ１〜Ｑｎが設けられている。

また、コマンド発生部２３は、アドレスの切り替わりを示すアドレスインクリメント信号及び、ブロックの切り替わりを示すブロックインクリメント信号を、図６と同様に不良ブロック判定部Ｎ１１〜Ｎ１ｎに出力するほか、アドレスポインタ５を介して不良ブロック記憶部Ｑ１〜Ｑｎにブロック単位のアドレス信号を出力する。また、ＣＰＵ６はカウンタ設定値を示すカウンタ設定信号を不良ブロック判定部Ｎ１１〜Ｎ１ｎ及び比較部Ｐ１〜Ｐｎに出力する。

不良ブロック判定部Ｎ１１〜Ｎ１ｎは、図６の不良ブロック判定部Ｎ１〜Ｎｎと同様の構成を持つが、図６のＵｎｍａｔｃｈカウンタＫ１〜Ｋｎを、アップカウント機能が追加されたＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎ（図示省略）でそれぞれ置き換えて、「Ｕｎｍａｔｃｈ」回数をアップカウントした計数値を信号出力するようにした点で図６と異なる。

比較部Ｐ１〜Ｐｎは、不良ブロック判定部Ｎ１１〜Ｎ１ｎの上述したＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎから、「Ｕｎｍａｔｃｈ」回数をアップカウントした計数値を入力して、ＣＰＵ６から入力した計数設定値と比較し、一致したときにＢａｄＢｌｏｃｋ（不良ブロック）信号を保持し、ブロックインクリメント信号が発生すると同時に不良ブロック記憶部Ｑ１〜Ｑｎに書き込み信号として出力する。

不良ブロック記憶部Ｑ１〜ＱｎはＰＳＲ（ＰｅｒＳｉｔｅＭｅｍｏｒｙ:被測定ＩＣ毎／Ｓｉｔｅに情報を保持できるメモリ）からなり、比較部Ｐ１〜Ｐｎから出力されるＢａｄＢｌｏｃｋ（不良ブロック）情報を、アドレスポインタ５の出力信号によって指定されるＰＳＲアドレスに書き込む。不良ブロック記憶部Ｑ１〜Ｑｎは、ＰＳＲメモリデータに基づき、ＭＡＳＫ信号をそれぞれＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに出力して、２回目以降のテストでは不良ブロック内のアドレスを試験対象外とするようにマスク制御する。

なお、上記の説明において、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、各被試験デバイスの状態を判定するデバイス状態判定手段を構成する。

図１の装置の動作を次に説明する。図２はそのタイムチャートである。
不良ブロック判定部Ｎ１１〜Ｎ１ｎのＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎは、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎの出力に基づき、アドレスインクリメント信号直前の状態がＵｎｍａｔｃｈの場合、計数値をカウントアップする。

比較部Ｐ１〜Ｐｎは、ＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎから出力されるＵｎｍａｔｃｈ数の計数値がＣＰＵ６から与えられるカウンタ設定値と一致した場合は、ブロックインクリメント信号が発生するまで、その比較結果を、試験対象外（ＢａｄＢｌｏｃｋ）情報として保持する。Ｕｎｍａｔｃｈ計数値がカウンタ設定値と一致しなければ、次のアドレスの試験が継続される。

ブロックインクリメント信号直前の比較結果は、ブロックインクリメント信号発生と同時に不良ブロック記憶部Ｑ１〜Ｑｎに書き込まれ、同時にアドレスポインタ５の出力が次のＰＳＲアドレスに進められる。また、ブロックインクリメント信号により、カウンタＫ１１〜Ｋ１ｎに累積されたＵｎｍａｔｃｈカウント数はクリアされ、比較結果の保持情報は試験対象外（ＢａｄＢｌｏｃｋ）から試験対象に復帰する。２回目のテストでは、不良ブロック記憶部Ｑ１〜Ｑｎの１回目のメモリに書き込まれたＰＳＲメモリデータにより、ブロック毎に（ブロックインクリメント信号が発生するまで）判定がＭＡＳＫされる。

図３は、上記の動作によって、被試験メモリＭ１のブロック毎に得られた各アドレスの「Ｍａｔｃｈ」／「Ｕｎｍａｔｃｈ」状態の判定結果の一例を示すものである。

上記のような構成のＩＣ試験装置によれば、複数のアドレスを一まとめのブロック単位で扱い、そのブロック単位のフェイルを許すようなＮＡＮＤ型フラッシュメモリに対して、前回のテスト条件でＢａｄＢｌｏｃｋと判定したアドレスを、リアルタイムで判定の対象外とすることができるので、デバイステスト時間の短縮及びテストコスト低減を図ることができる。

また、高価なＦＭユニットを使用せずにＢａｄＢｌｏｃｋのアドレスを認識することができる。

また、判定をマスクすることにより、試験結果がフェイルせず、パスとなるので、試験時間の短縮を図ることができる。

なお、上記の実施例でＰＳＲメモリのアドレス指定方法は、ランダム性を持たせても良いし、被測定ＩＣ毎に変えても良い。

また、ＰＳＲメモリの書き込みはテスト毎に常に書き込まなくてもよい。

また、ＰＳＲメモリの読み出し／書き込み方法は任意の方法を用いることができ、書き込みサイズも限定されない。

また、ＰＳＲメモリは上記目的の使用に限られず、他の用途と併用してもよい。

また、カウント結果とカウント設定値との比較は比較部に限られず、不良ブロック判定部で行ってもよい。

また、比較部においてカウント結果をカウント設定値と比較する構成に限られず、不良ブロック判定部においてカウント設定値からのダウンカウントで０になったことを示すフラグ信号を用いても良い。

また、ＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎは、コマンド発生指示部２に試験対象外の信号（状態信号）を出力するためにダウンカウントで計数しているが、アップカウントして設定値と比較する構成としてもよい。

また、ＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎにおける、コマンド発生指示部２に試験対象外の信号（状態信号）を出力するための計数と、不良ブロック記憶部Ｑ１〜ＱｎにＢａｄＢｌｏｃｋ（不良ブロック）信号を書き込むための計数を同一の（アップ又はダウンの）カウンタで兼用してもよい。

また、下記に示すように、テスト２回目以降も累積でＢａｄＢｌｏｃｋ情報をＰＳＲに書き込んでも構わない。

また、不良ブロック判定部を持たない、図５の装置に対して本発明を適用して、次回のテスト以降のみにＢａｄＢｌｏｃｋを対象外としてもよい。この場合は、ＵｎｍａｔｃｈカウンタＫ１１〜Ｋ１ｎのうち、「Ｕｎｍａｔｃｈ」回数をアップカウントするアップカウンタを用いて、その係数出力を比較部に入力すればよい。この場合もＦＭを用いずにＢａｄＢｌｏｃｋのアドレスを認識することができる。

図４は上記の実施例の一変形例で、このようなＩＣ試験装置３１を示す部分構成ブロック図である。図１と同一の部分は同じ記号を付して重複する説明を省略する。ここでは、被試験メモリＭ１の試験を行う場合を示すが、被試験メモリＭ２〜Ｍｎの試験についても同様である。図において、ＯＲゲートＲ１は、比較部Ｐ１及び不良ブロック記憶部Ｑ１から出力される信号を入力し、不良ブロック記憶部Ｑ１にＯＲ演算の結果を出力する。

図４の装置の動作を以下に説明する。ＯＲゲートＲ１は、比較部Ｐ１または不良ブロック記憶部Ｑ１のいずれかからＢａｄＢｌｏｃｋ信号が出力されると、不良ブロック記憶部Ｑ１の当該アドレスにＢａｄＢｌｏｃｋ情報を書き込む。したがって、テスト１回目は前述の実施例と同様な動作となるが、テスト２回目以降には、新たに発生したＢａｄＢｌｏｃｋ情報が不良ブロック記憶部Ｑ１のＰＳＲメモリに追加される。

このようなＩＣ試験装置によれば、図１の場合の特長を備えるほか、テスト２回目以降もＢａｄＢｌｏｃｋ情報が累積してＰＳＲ（不良ブロック記憶部）に書き込まれるので、さらに信頼性の高いＤＵＴの選別が可能となる。

なお、上記の各実施例では被試験デバイスがメモリの場合を示したが、ＩＣの一部にメモリを備える場合にも適用することができる。

本発明の実施の形態に係るＩＣ試験装置の一実施例を示す構成ブロック図である。図１の装置の動作を説明するためのタイムチャートである。図２の動作によって得られた判定結果の一例を示す説明図である。図１の実施例の一変形例を示す部分構成ブロック図である。従来のＩＣ試験装置を示す構成ブロック図である。本願の先行技術に係るＩＣ試験装置の構成ブロック図である。図６の装置の動作を説明するためのタイムチャートである。図７の動作によって得られた判定結果の一例を示す説明図である。

符号の説明

２コマンド発生指示手段
２１，３１ＩＣ試験装置
Ｊ１〜Ｊｎデバイス状態判定手段
Ｋ１１〜Ｋ１ｎ計数手段
Ｍ１〜Ｍｎ被試験デバイス
Ｎ１１〜Ｎ１ｎ不良ブロック判定手段
Ｐ１〜Ｐｎ比較手段
Ｑ１〜Ｑｎ不良ブロック記憶手段

Claims

複数の被試験デバイスの所定アドレスに対し並列にコマンド信号を印加し、前記各被試験デバイスから出力される信号に基づいてデバイス状態判定手段が前記各被試験デバイスの状態を判定し、全ての判定結果がＭａｔｃｈになるか、所定の時間が経過したときコマンド発生指示手段が次のアドレスに対する前記コマンド信号を発生するＩＣ試験装置において、
前記判定結果に基づいて、Ｕｎｍａｔｃｈが発生した回数を前記各被試験デバイスのブロック毎に計数する計数手段と、
該計数手段から出力される計数値を所定の計数設定値と比較し、一致したときに不良ブロック信号を出力する比較手段と、
該比較手段から出力される前記不良ブロック信号が書き込まれ、前記各被試験デバイスの不良ブロック内のアドレスを試験対象外とするように前記デバイス状態判定手段を制御する不良ブロック記憶手段と
を備えたことを特徴とするＩＣ試験装置。
前記判定結果に基づいて、前記被試験デバイス毎にＵｎｍａｔｃｈが発生した回数を計数し、計数値が前記計数設定値と一致したときは、前記判定結果に拘わらず一定のＭａｔｃｈ信号を前記コマンド発生指示手段に出力する不良ブロック判定手段
を備えたことを特徴とする請求項１記載のＩＣ試験装置。
前記不良ブロック判定手段は、ブロックインクリメント信号が発生するまで、前記Ｍａｔｃｈ信号を前記コマンド発生指示手段に出力し続け、
前記不良ブロック記憶手段は、前記ブロックインクリメント信号が発生すると同時に前記不良ブロック情報が書き込まれるとともに、次のアドレスに進むことを特徴とする請求項２記載のＩＣ試験装置。
前記不良ブロック記憶手段の出力と前記比較手段の出力を入力し不良ブロック記憶手段に前記不良ブロック信号を書き込むＯＲ回路
を備えたことを特徴とする請求項１乃至請求項３のいずれかに記載のＩＣ試験装置。