JP2018072967A - 制御システム - Google Patents
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Abstract
【課題】二重化による照合において、異なる電源系統間での信号転送が必要な場合にも、インターフェース素子の使用数を削減し、装置の実装収束性を向上する制御システムを提供する。
【解決手段】データ分割部を備えるＡ系演算部と、データ分割部を備えるＢ系演算部と、データ結合部と照合部を備えるＡ系通信制御部から構成される演算装置を備え、前記Ａ系演算部と前記Ｂ系演算部は二重化構成であることと、前記Ａ系演算部と前記Ｂ系演算部は間隙によって隔てられていることと、前記Ａ系演算部が出力するフレームは、前記Ａ系通信制御部とインターフェース素子を介して前記Ｂ系通信制御部に転送されることと、前記Ｂ系演算部が出力するフレームは、前記Ｂ系通信制御部とインターフェース素子を介して前記Ａ系通信制御部に転送される。
【選択図】図１
【解決手段】データ分割部を備えるＡ系演算部と、データ分割部を備えるＢ系演算部と、データ結合部と照合部を備えるＡ系通信制御部から構成される演算装置を備え、前記Ａ系演算部と前記Ｂ系演算部は二重化構成であることと、前記Ａ系演算部と前記Ｂ系演算部は間隙によって隔てられていることと、前記Ａ系演算部が出力するフレームは、前記Ａ系通信制御部とインターフェース素子を介して前記Ｂ系通信制御部に転送されることと、前記Ｂ系演算部が出力するフレームは、前記Ｂ系通信制御部とインターフェース素子を介して前記Ａ系通信制御部に転送される。
【選択図】図１
Description
本発明は、制御システムに係り、特に、異なる電源系統間でデータを照合する集積回路を持つ二重化構成の制御システムに関する。
化学プラントや原子力発電所のように安全確保が最優先される現場で使用されるシステムは、高い信頼性が必要である。信頼性を向上するための手段として演算装置や入出力装置を内部で二重化する方法がある。前記高い信頼性が必要となる装置では、二重化した各系の出力を照合することで、装置の異常を検出することが一般的である。また、二重化のみならず、三重化による多数決処理や、非故障装置を故障装置に複写することで故障系を修理する技術も近年確立されてきている。
例えば、特許文献１には、二重化による照合に不一致があった場合、ソフトエラーを検出するためのサイクリックなＣＲＡＭ（コンフィグレーションＲＡＭ）フレームチェックを中断し、代わりに回路構成情報毎にエラー検知を行うことで、二重化された論理構成でもシステムの許容範囲内にＣＲＡＭチェックを終了させることができ、且つ正常な演算結果を得ることを可能にするプログラマブルロジックデバイスが記載されている。
また、特許文献２には、論理構成をプログラム可能性の低い第一の構成と、プログラム可能性の高い第二の構成とし、本来使用目的である論理回路を二重化して前記第二の論理構成に実装し、入力信号の照合結果を判定する比較器を第一の論理構成に実装し、該二重化した論理回路の出力を該比較器で比較することにより、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）内部の比較器におけるＬＵＴ（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）のテストパターン数が増大する課題を解決するＦＰＧＡ及び該ＦＰＧＡを用いた高信頼性システムについて記載されている。
また、特許文献３には、三重化されたそれぞれの論理において、複写可能に構成されたＦＦを論理回路独自に設定されるサイクル数をかけて複写を行うことで、ＦＦ（Ｆｌｉｐ Ｆｌｏｐ）が多段に接続された構成でも複写失敗せず、ＦＰＧＡの論理セルと配線のリソースの消費を抑えた修理系三重化を実現するプログラマブルデバイスについて記載されている。
また、特許文献４には、複数の領域に区分して配置されるＣＲＡＭの、故障に対する信頼性を他の領域よりも高め、演算部で演算された結果を高信頼な領域で処理し、演算処理は前記他の領域にて行うことを特長とするプログラマブルロジックデバイス、及び、論理集積ツールについて記載されている。
また、特許文献５には、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）を二重化することで各部における欠陥有無を調べ、欠陥状態を論理的安全側に自動で縮退させることなどにより、二重化した一方側から正しい演算結果を出力することによって、ＰＬＡの試験を容易にする、且つＰＬＡの歩留まり向上を目的とした論理アレイ装置について記載されている。
二重化及び三重化により信頼性を高める方法は、上記特許文献に示されている通り多々あるが、多重系にすることによる装置の実装収束性が課題として挙げられる。特に、系間の配線が交わらないように間隙を設けた基板構成において、異なる電源系統間での信号転送が必要となる場合、インターフェース素子を系統間に設置する必要があり、実装収束性の悪化に繋がっていた。
そこで、本発明の目的は、二重化による照合において、異なる電源系統間での信号転送が必要な場合にも、インターフェース素子の使用数を削減し、装置の実装収束性を向上する制御システムを提供することにある。
課題を解決するため、本発明による制御システム（本発明における二重系はＡ系、Ｂ系と定義する）は、データ分割部を備えるＡ系演算部と、データ分割部を備えるＢ系演算部と、データ結合部と照合部を備えるＡ系通信制御部から構成される演算装置を備え、前記Ａ系演算部と前記Ｂ系演算部は二重化構成であることと、前記Ａ系演算部と前記Ｂ系演算部は間隙によって隔てられていることと、前記Ａ系演算部が出力するフレームは、前記Ａ系通信制御部とインターフェース素子を介して前記Ｂ系通信制御部に転送されることと、前記Ｂ系演算部が出力するフレームは、前記Ｂ系通信制御部とインターフェース素子を介して前記Ａ系通信制御部に転送されることを特徴とする。
本発明によれば、二重化による照合において、異なる電源系統間での信号転送が必要な場合にも、インターフェース素子の使用数を削減し、装置の実装収束性を向上することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る制御システムの構成を示す図である。本実施形態の適用想定は、主に化学プラントや原子力発電所等、安全確保が最優先される現場であるが、二重化構成である装置全てに適用可能である。制御システム１は、信頼性の向上を目的に内部機能をＡ系とＢ系で二重化したデジタル制御装置である。なお、二重化としたのは、一例であり、三重化以上の多重化でも同様に適用できる。
図１に示す通り、制御システム１は、演算装置１００と、デジタル入力装置２００と、デジタル出力装置３００と、を備える。演算装置１００とデジタル入力装置２００と、演算装置１００とデジタル出力装置３００は、それぞれ通信回線４００により接続される。一方、演算装置１００、デジタル入力装置２００、デジタル出力装置３００における装置間の通信はフレームによって行われる。また、入力装置と出力装置には、それぞれデジタルとアナログの種別があり、図１に示すデジタル入力装置２００及びデジタル出力装置３００以外にも、複数の入力装置を接続することができる。なお、プラントから入力されるデジタル信号の信号源４１０は、デジタル入力装置２００に接続され、制御対象４２０がデジタル出力装置３００に接続される。
制御システム１の制御は、演算装置１００がマスターとなって実施される。演算装置１００は、制御演算に必要なデジタル信号をデジタル入力装置２００から取得するため、通信回線４００を介して、デジタル入力装置２００に対しデジタル信号の取り込み要求を行う。デジタル入力装置２００は、前記取り込み要求を受信すると、信号源４１０にアクセスし、デジタル信号の取り込みを行い、取得した信号を応答として、通信回線４００を介して演算装置１００に出力する。演算部１００は、デジタル入力装置２００からの応答を受信すると、受信したデータを元に制御演算を行い、演算結果に応じた信号を通信回線４００を介してデジタル出力装置３００に出力する。デジタル出力装置３００は、演算部１００からの演算結果に応じた信号を受信すると、制御対象４２０に対して出力を行う。デジタル出力装置３００は、全ての出力が完了すると、その旨を演算装置１００に通知するために、再度通信回線４００を介して演算装置１００に応答を出力する。
(演算装置)
演算装置１００は、Ａ系演算部１１０と、Ａ系通信制御部１２０と、Ｂ系演算部１３０と、Ｂ系通信制御部１４０と、Ａ系通信制御部の照合結果による遮断手段１５０と、Ｂ系通信制御部の照合結果による遮断手段１５１と、制御演算結果を別系に転送する際に必要となるインターフェース素子１６０と、通信制御部が出力するフレームを別系に転送する際に必要となるインターフェース素子１６１と、Ｂ系通信制御部１４０の照合結果をＡ系に転送する際に必要となるインターフェース素子１６２と、通信回線４００からの入力信号をＢ系通信制御部に転送する際に必要となるインターフェース素子１６３とを備える。なお、Ａ系演算部１１０と、Ａ系通信制御部１２０と、遮断手段１５０と、遮断手段１５１と、が動作する物理的領域と、Ｂ系演算部１３０と、Ｂ系通信制御部１４０と、が動作する物理的領域は、間隙１７０によって分断されている。
演算装置１００は、Ａ系演算部１１０と、Ａ系通信制御部１２０と、Ｂ系演算部１３０と、Ｂ系通信制御部１４０と、Ａ系通信制御部の照合結果による遮断手段１５０と、Ｂ系通信制御部の照合結果による遮断手段１５１と、制御演算結果を別系に転送する際に必要となるインターフェース素子１６０と、通信制御部が出力するフレームを別系に転送する際に必要となるインターフェース素子１６１と、Ｂ系通信制御部１４０の照合結果をＡ系に転送する際に必要となるインターフェース素子１６２と、通信回線４００からの入力信号をＢ系通信制御部に転送する際に必要となるインターフェース素子１６３とを備える。なお、Ａ系演算部１１０と、Ａ系通信制御部１２０と、遮断手段１５０と、遮断手段１５１と、が動作する物理的領域と、Ｂ系演算部１３０と、Ｂ系通信制御部１４０と、が動作する物理的領域は、間隙１７０によって分断されている。
Ａ系演算部１１０は、デジタル入力装置２００及びデジタル出力装置３００に対するアクセス要求を生成するＲＥＱ生成部１１２と、転送フレームを分割するデータ分割部１１３と、デジタル入力装置２００及びデジタル出力装置３００からの応答信号を受信するＡＣＫ受信部１１４と、から構成されるマスターインターフェース制御部１１１を備える。
Ａ系演算部１１０と同様に、Ｂ系演算装置１３０は、デジタル入力装置２００及びデジタル出力装置３００に対するアクセス要求を生成するＲＥＱ生成部１３２と、転送フレームを分割するデータ分割部１３３と、デジタル入力装置２００及びデジタル出力装置３００からの応答信号を受信するＡＣＫ受信部１３４と、から構成されるマスターインターフェース制御部１３１を備える。Ａ系演算部１１０とＢ系演算部１３０は、二重化構成であり、Ａ系演算部１１０とＢ系演算部１３０は互いに等価な機能である。
Ａ系通信制御部１２０は、Ａ系演算部１１０が出力するデジタル入力装置２００及びデジタル出力装置３００へのアクセス要求を受信するＲＥＱ受信部１２２と、Ａ系演算部１１０が出力する分割データを結合するデータ結合部１２３と、Ａ系演算部１１０が出力するアクセス要求に対する応答信号を生成するＡＣＫ生成部１２４と、Ａ系演算部１１０とＢ系演算部１３０の演算結果を照合する照合部１２５と、から構成されるターゲットインターフェース制御部１２１を備える。Ａ系通信制御部１２０と同様に、Ｂ系通信制御部１４０は、Ｂ系演算部１３０が出力するデジタル入力装置２００及びデジタル出力装置３００へのアクセス要求を受信するＲＥＱ受信部１４２と、Ｂ系演算部１３０が出力する分割データを結合するデータ結合部１４３と、Ｂ系演算部１３０が出力するアクセス要求に対する応答信号を生成するＡＣＫ生成部１４４と、Ｂ系演算部１３０とＡ演算部１１０の演算結果を照合する照合部１２５と、から構成されるターゲットインターフェース制御部１４１を備える。Ａ系通信制御部１２０及びＢ系通信制御部１４０が出力するフレームの照合は、Ａ系通信制御部１２０内では照合部１２６で行われ、Ｂ系通信制御部１４０内では照合部１４６で行われる。Ａ系通信制御部１２０とＢ系通信制御部１４０は、二重化構成となっており、Ａ系通信制御部１２０とＢ系通信制御部１４０は互いに等価な機能である。
Ａ系演算部１１０及びＢ系演算部１３０が出力するフレームは、Ａ系通信制御部内の照合部１２５及びＢ系通信制御部内の照合部１４５にて照合される。照合部１２５の照合結果が不一致であれば、遮断手段１５０によりフレーム転送を遮断し、通信回線４００にフレーム転送を行わない。また、照合部１４５の照合結果が不一致であれば、遮断手段１５１によりフレーム転送を遮断し、通信回線４００にフレーム転送を行わない。これらの照合及びフレーム転送の遮断手段により、装置の信頼性を高めている。
(デジタル入力装置)
デジタル入力装置２００は、装置間の通信を制御するＡ系通信制御部２１０と、信号源４１０からデジタル信号を取り込むＡ系入力制御部２２０と、Ａ系通信制御部２１０と同様に装置間の通信を制御するＢ系通信制御部２３０と、信号源４１０からデジタル信号を取り組むＢ系入力制御部２４０と、Ａ系通信制御部２１０内の照合部２１１の照合結果による遮断手段２５１と、Ｂ系通信制御部２３０内の照合部２３１の照合結果による遮断手段２５０と、信号源４１０からのデジタル信号を転送する際に必要なインターフェース素子２６２と、Ａ系入力制御部２２０及びＢ系入力制御部２４０がそれぞれ別系に信号を転送する際に必要となるインターフェース素子２６１と、Ｂ系通信制御部２３０の照合結果をＡ系に転送する際に必要となるインターフェース素子２６０と、を備える。なお、デジタル入力装置２００においても、演算装置１００と同様に、Ａ系通信制御部２１０と、Ａ系入力制御部２２０と、遮断手段２５０と、遮断手段２５１と、が動作する物理的領域と、Ｂ系通信制御部２３０と、Ｂ系入力制御部２４０と、が動作する物理的領域は、間隙２７０によって分断されている。
デジタル入力装置２００は、装置間の通信を制御するＡ系通信制御部２１０と、信号源４１０からデジタル信号を取り込むＡ系入力制御部２２０と、Ａ系通信制御部２１０と同様に装置間の通信を制御するＢ系通信制御部２３０と、信号源４１０からデジタル信号を取り組むＢ系入力制御部２４０と、Ａ系通信制御部２１０内の照合部２１１の照合結果による遮断手段２５１と、Ｂ系通信制御部２３０内の照合部２３１の照合結果による遮断手段２５０と、信号源４１０からのデジタル信号を転送する際に必要なインターフェース素子２６２と、Ａ系入力制御部２２０及びＢ系入力制御部２４０がそれぞれ別系に信号を転送する際に必要となるインターフェース素子２６１と、Ｂ系通信制御部２３０の照合結果をＡ系に転送する際に必要となるインターフェース素子２６０と、を備える。なお、デジタル入力装置２００においても、演算装置１００と同様に、Ａ系通信制御部２１０と、Ａ系入力制御部２２０と、遮断手段２５０と、遮断手段２５１と、が動作する物理的領域と、Ｂ系通信制御部２３０と、Ｂ系入力制御部２４０と、が動作する物理的領域は、間隙２７０によって分断されている。
Ａ系通信制御部２１０とＢ系通信制御部２３０は二重化構成であり、等価な機能である。同様に、Ａ系入力制御部２２０とＢ系通信制御部２４０は、二重化構成であり、等価な機能である。
Ａ系入力制御部２２０とＢ系入力制御部２４０に入力されるデジタル信号は、信号源４１０から並列に入力される。Ａ系通信制御部２１０内の照合部２１１は、Ａ系入力制御部２２０及びＢ系入力制御部２４０が出力するデジタル信号を照合する。照合結果が不一致であれば、遮断手段２５１により信号の転送を遮断され、通信回線４００に信号は転送されない。同様に、Ｂ系通信制御部２３０内の照合部２３１は、Ａ系入力制御部２２０及びＢ系入力制御部２４０が出力するデジタル信号を照合する。照合結果が不一致であれば、遮断手段２５０により信号の転送を遮断され、通信回線４００に信号は転送されない。これらの照合及び信号転送の遮断手段により、装置の信頼性を高めている。
(デジタル出力装置)
デジタル出力装置３００は、装置間の通信を制御するＡ系通信制御部３１０と、制御対象４２０にデジタル信号を出力するＡ系出力制御部３２０と、Ａ系通信制御部３１０と同様に装置間の通信を制御するＢ系通信制御部３３０と、制御対象４２０にデジタル信号を出力するＢ系出力制御部３４０と、Ａ系通信制御部３１０内に位置する照合部３１１の照合結果による遮断手段３５１と、Ｂ系通信制御部３３０内に位置する照合部３３１の照合結果による遮断手段３５０と、制御対象４２０にデジタル信号を転送する際に必要なインターフェース素子３６２と、Ａ系出力制御部３２０及びＢ系出力制御部３４０がそれぞれ別系に信号を転送する際に必要となるインターフェース素子３６１と、Ｂ系通信制御部３３０の照合結果をＡ系に転送する際に必要となるインターフェース素子３６０と、を備える。なお、デジタル出力装置３００においても、演算装置１００と同様に、Ａ系通信制御部３１０と、Ａ系出力制御部３２０と、遮断手段３５０と、遮断手段３５１と、が動作する物理的領域と、Ｂ系通信手段３３０と、Ｂ系出力制御部３４０と、が動作する物理的領域は、間隙３７０によって分断される。
デジタル出力装置３００は、装置間の通信を制御するＡ系通信制御部３１０と、制御対象４２０にデジタル信号を出力するＡ系出力制御部３２０と、Ａ系通信制御部３１０と同様に装置間の通信を制御するＢ系通信制御部３３０と、制御対象４２０にデジタル信号を出力するＢ系出力制御部３４０と、Ａ系通信制御部３１０内に位置する照合部３１１の照合結果による遮断手段３５１と、Ｂ系通信制御部３３０内に位置する照合部３３１の照合結果による遮断手段３５０と、制御対象４２０にデジタル信号を転送する際に必要なインターフェース素子３６２と、Ａ系出力制御部３２０及びＢ系出力制御部３４０がそれぞれ別系に信号を転送する際に必要となるインターフェース素子３６１と、Ｂ系通信制御部３３０の照合結果をＡ系に転送する際に必要となるインターフェース素子３６０と、を備える。なお、デジタル出力装置３００においても、演算装置１００と同様に、Ａ系通信制御部３１０と、Ａ系出力制御部３２０と、遮断手段３５０と、遮断手段３５１と、が動作する物理的領域と、Ｂ系通信手段３３０と、Ｂ系出力制御部３４０と、が動作する物理的領域は、間隙３７０によって分断される。
Ａ系通信制御部３１０とＢ系通信制御部３３０は二重化構成であり、等価な機能である。同様に、Ａ系出力制御部３２０とＢ系通信制御部３４０は、二重化構成であり、等価な機能である。
Ａ系通信制御部３１０内に位置する照合部３１１は、Ａ系出力制御部３２０とＢ系出力制御部３４０が出力する応答信号を照合する。照合結果が不一致であれば、遮断手段３５１により信号の転送を遮断され、通信回線４００に信号は転送されない。同様に、Ｂ系通信制御部３３０内に位置する照合部３３１は、Ａ系出力制御部３２０とＢ系出力制御部３４０が出力する応答信号を照合する。照合結果が不一致であれば、遮断手段３５０により信号の転送を遮断され、通信回線４００に信号は転送されない。これらの照合及び信号転送の遮断手段により、装置の信頼性を高めている。
以下、前述のように構成された制御システム１の動作について詳細を説明する。
まず、制御システム１の演算装置１００の動作について説明する。図１に示す通り、演算装置１００は、Ａ系演算部１１０と、Ａ系通信制御部１２０と、Ｂ系演算部１３０と、Ｂ系通信制御部１４０と、から構成され、Ａ系演算部１１０とＢ系演算部１３０、Ａ系通信制御部１２０とＢ系通信制御部１４０は、それぞれ二重化構成である。Ａ系演算部１１０はＡ系通信制御部１２０及びＢ系通信制御部１４０にデジタル入力装置２００に対する入力要求を指示し、Ｂ系演算部１３０はＡ系通信制御部１２０及びＢ系通信制御部１４０に入力要求を指示する。これら入力要求の指示は、例えば、図２に示すように、通信制御部内のアクセスアドレス（ＡＤＲ）５０１と、通信制御部内へのライトデータ（ＷＤ）５０２と、書き込み及び読み出し指示（ＷＴ）５０３と、フレームの健全性を保障するＣＲＣ５０４から成るフレーム５００によって行われる。
上記した入力要求の指示に異常が無いことを確認するため、Ａ系演算部１１０が出力する入力要求の指示とＢ系演算部１３０が出力する入力要求の指示をＡ系通信制御部１２０内の照合部１２５及びＢ系通信制御部１４０内の照合部１４５で照合することで、Ａ系演算部１１０とＢ系演算部１３０が正常に動作していることを確認する。照合部１２５の照合結果が不一致であった場合には、遮断手段１５０により、Ａ系演算部１１０の入力要求指示を通信回線４００へ転送することを遮断することと、照合部１４５の照合結果が不一致であった場合には、遮断手段１５１により、Ａ系演算部１１０の入力要求指示を通信回線４００へ転送することを遮断すること、により異常な通信フレームが他装置に送信されることを防ぎ、信頼性を向上している。
照合部１２５及び照合部１４５による照合を行うためには、間隙１７０を跨ぐ信号転送が必要となり、異なる電源系統間の信号転送にはインターフェース素子１６０の設置が必要である。図３に示す通り、Ａ系演算部１１０からＢ系通信制御部１４０に転送されるフレーム５００は、インターフェース素子１６０を経由する必要があり、同様に、Ｂ系演算部１３０からＡ系通信制御部１２０に転送されるフレーム５００は、インターフェース素子１６０を経由する必要があることから、Ａ系演算部１１０とＢ系演算部１３０の出力するフレームの信号幅が多ければ、それに伴いインターフェース素子１６０の使用数も多くなる。
インターフェース素子１６０を削減するためには、フレーム５００を分割することで転送する信号幅を小さくするとよい。例えば、図４に示す通り、Ａ系演算部１１０及びＢ系演算部１３０から出力するフレームを、データ幅６００に応じて分割し、Ａ系演算部１１０内データ分割部１１３及びＢ系演算部１３０内データ分割部１３３内に具備するデータセレクタ６０１により出力する分割フレームを選択して、同系通信制御部及び他系通信制御部に出力することと、Ａ系通信制御部１２０及びＢ系通信制御部１４０内に具備するデータセレクタ６０２により、通信制御部に入力された分割フレームをフレーム５００に再構築することで、信号幅を小さくすることができる。
分割フレームの照合方法は図５に示す通りであり、Ａ系通信制御部１２０内の照合部１２５及びＢ系通信制御部１４０内の照合部１４５は、フレーム５００をデータ幅６００に応じて分割した分割フレーム毎に照合を行い、フレーム５００をデータ幅６００で割った回数分の照合を実施することで、フレーム５００としての照合を保証する。一方、Ａ系通信制御部１２０からＡ系演算部１１０へ転送するフレーム及び、Ｂ系通信制御部１４０からＢ系演算部１３０へ転送するフレームは、照合を行なわず、フレームは分割せずに一括でＡ系通信制御部１２０からＡ系演算部１１０に、Ｂ系通信制御部１４０からＢ系演算部１３０に転送される。これは、制御システム１の動作を鑑みたときに、Ａ系通信制御部１２０内の照合部１２５及びＢ系通信制御部１４０内の照合部１４５にて照合を行うことで、異常が他装置に転送されることを防ぐことができるためである。
図２に示したフレーム５００は、ＡＤＲ５０１と、ＷＤ５０２と、ＷＴ５０３と、ＡＤＲ５０１とＷＤ５０２とＷＴ５０３から生成されるＣＲＣ５０４と、から構成される例を示した。この場合、デジタル入力装置２００及びデジタル出力装置３００にアクセスするためのＡ系演算部１１０及びＢ系演算部１３０と、Ａ系通信制御部１２０及びＢ系通信制御部１４０と、の通信シーケンスは、図６に示す通りである。
まず、Ｓ１００にて、Ａ系演算部１１０内のＲＥＱ生成部１１２は、デジタル入力装置からデジタル信号を取り込むために、フレーム５００を構成するＡＤＲ５０１と、ＷＤ５０２と、ＷＴ５０３と、ＡＤＲ５０１とＷＤ５０２とＷＴ５０３から生成されるＣＲＣ５０４の値を確定する。次にＳ１０１にて、Ａ系演算部１１０内のデータ分割部１１３は、図４に示す通り、フレーム５００をデータ幅６００に応じて分割し、データ分割部１１３内に具備するデータセレクタ６０１により出力する分割フレームを選択する。次に、Ｓ１０２にて、全ての分割フレームをＡ系通信制御部１２０及びＢ系通信制御部１４０に既に転送していれば、デジタル入力装置へのアクセスを終了し、転送が完了していない場合は、選択された分割フレームをＡ系通信制御部１２０及びＢ系通信制御部１４０に転送する。ここまでＡ系演算部１１０がＡ系通信制御部１２０及びＢ系通信制御部１４０に分割フレームを転送する過程を説明したが、Ｂ系演算部１３０についても同様であり、Ａ系通信制御部１２０及びＢ系通信制御部１４０には、Ａ系演算部１１０とＢ系演算部１３０が出力する分割フレームがそれぞれ入力される。
次に、Ｓ１０３にて、Ａ系通信制御部１２０内ＲＥＱ受信部１２２は、Ａ系演算部１１０が出力する分割フレームとＢ系演算部１３０が出力する分割フレームの遅延差を考慮した上で受信処理を行い、Ｓ１０４にて、Ａ系通信制御部１２０内の照合部１２５は、前記分割フレームの照合を行う。次にＳ１０５にて、Ａ系通信制御部１２０内データ結合部１２３は、分割フレームをフレーム５００に再構築する。再構築の方法は、図４に示す通りであり、Ａ系通信制御部１２０内データ結合部１２３は、内部に具備されるデータセレクタ６０２により前記分割フレームをフレーム５００の形に順次当てはめて再構築を行う。次に、Ｓ１０６にて、Ａ系通信制御部１２０内ＡＣＫ生成部１２４は、Ａ系演算部１１０及びＢ系演算部１３０より分割フレームを受信したことを通知するため、Ａ系演算部１１０に応答信号を送信する。その後Ｓ１０２に戻り、Ａ系演算部１１０がＡ系通信制御部１２０及びＢ系通信制御部１４０に全ての分割フレームを転送するまで、処理を続ける。ここまで、Ａ系通信制御部１２０の処理について説明したが、Ｂ系通信制御部１４０についても同様であり、Ａ系演算部１１０及びＢ系演算部１３０が出力する分割フレームを受信し、ＲＥＱ受信部１４２と、照合部１４５と、データ結合部１４３と、ＡＣＫ生成部１４４と、を介して、Ｂ系演算部１３０に応答信号を送信する。
なお、ここまでの例では、フレームが誤り無く転送されたことを確認するために、ＣＲＣを用いているが、パリティビットを用いた誤り検出手段であるパリティチェックや、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）を用いた確認方法を適用しても良い。また、ＣＲＣによるフレームの確認方法は、Ａ系通信制御部１２０が分割データの結合後にＡＤＲ５０１とＷＤ５０２とＷＴ５０３から生成されるＣＲＣ５０４を確認することで保障する方法と、Ａ系演算部１１０が出力する分割データ毎にＣＲＣを付与することで、分割データ毎に誤りが無いことを確認する方法があるが、本発明においては、これらの確認方法を特に限定しなく、何れも適用可能である。
ここまで、演算装置１００内の通信シーケンスを説明した。ここからは、演算装置１００における故障発生時の異常検知について説明する。図７に示す通り、Ａ系演算部１１０に故障７００が発生し、Ａ系演算部１１０が出力するフレームに誤りが含まれた場合、Ａ系通信制御部１２０内の照合部１２５は、Ａ系演算部１１０とＢ系演算部１３０の出力するフレームの照合結果が不一致と成るため、故障７００の発生に気付くことができる。Ｂ系通信制御部１４０内照合部１４５においても同様に、Ａ系演算部１１０とＢ系演算部１３０の出力するフレームの照合結果が不一致と成るため、故障７００の発生に気付くことができる。また、図８に示す通り、Ａ系通信制御部１２０に故障８００が発生し、Ａ系通信制御部１２０の出力する照合結果に誤りが含まれた場合においては、遮断手段１５０によるフレームの転送が制御できなくても、Ｂ系通信制御部１４０により遮断手段１５１が適切に制御されるため、異常時にフレームを通信回線４００に転送することはない。
デジタル入力装置２００から演算装置１００への応答信号であるデジタル信号は、通信回線４００を介して転送される。演算装置１００への前記応答信号は、通信回線４００からＡ系通信制御部１２０と、Ｂ系通信制御部１４０と、に並列に入力される。このとき、通信回線４００からＡ系通信制御部１２０までの間と、通信回線４００からＢ系通信制御部１４０までの間と、Ａ系通信制御部１２０からＡ系演算部１１０までの間と、Ｂ系通信制御部１４０からＢ系演算部１３０までの間と、ではフレームの照合は行わない。これは、演算装置１００と、デジタル入力装置２００と、デジタル出力装置３００と、から構成される制御システム１の動作を鑑みた場合、デジタル入力装置２００から演算装置１００に入力される応答信号は、演算装置１００にて制御演算に使用され、その制御演算結果を前記のフレームを分割する転送方式に則り、デジタル出力装置３００に転送するため、通信回線４００からＡ系通信制御部１２０間と、通信回線４００からＢ系通信制御部１４０間と、Ａ系通信制御部１２０からＡ系演算部１１０間と、Ｂ系通信制御部１４０からＢ系演算部１３０間と、で、フレームの照合を行わなくても、故障が発生した場合には、Ａ系通信制御部１２０内照合部１２５と、Ｂ系通信制御部１４０内照合部１４５と、の何れかで異常を検出することが可能だからである。
図１に戻り、異なる系間で信号転送を行う場合の非同期転送について説明する。Ａ系演算部１１０からＡ系通信制御部１２０への信号転送と、Ｂ系演算部１３０からＢ系通信制御部１４０への信号転送は、それぞれ動作クロックが同じであるため同期転送であるが、Ａ系演算部１１０からＢ系通信制御部１４０への間隙１７０を跨ぐ信号転送と、Ｂ系演算部１３０からＡ系通信制御部１２０への間隙１７０を跨ぐ信号転送は、それぞれ動作クロックが異なるため、非同期転送となる。Ａ系通信制御部１２０は、デジタル入力装置からデジタル信号を取り込むためにＡ系演算部１１０とＢ系演算部１３０からアクセス要求を受信するが、Ａ系通信制御部１２０において、Ｂ系演算部１３０からのアクセス要求は間隙１７０を跨ぐ非同期転送であるため、図９に示す通り、Ａ系演算部内動作クロックでの同期化時間９００が必要となる。同期化時間９００経過後、Ａ系演算部１１０のアクセス要求とＢ系演算部１３０のアクセス要求が有効であるならば、Ａ系通信制御部１２０の応答時間９０１経過後に、Ａ系通信制御部１２０のアクセス応答が有効になり、Ａ系演算部１１０のアクセス要求が解除される。
Ｂ系通信制御部１４０のアクセス応答についても同様であり、図１０に示す通り、Ｂ系通信制御部１４０においては、Ａ系演算部１１０からのアクセス要求は間隙１７０を跨ぐ非同期転送であるため、Ｂ系演算部１３０内動作クロックでの同期化時間１０００が必要となる。同期化時間１０００経過後、Ａ系演算部１１０のアクセス要求とＢ系演算部１３０のアクセス要求が有効であるならば、Ｂ系通信制御部１４０の応答時間１００１経過後に、Ｂ系通信制御部１４０のアクセス応答が有効になり、Ｂ系演算部１３０のアクセス要求が解除される。
次に、制御システム１のデジタル入力装置２００の動作について説明する。図１に示すように、デジタル入力装置２００のＡ系通信制御部２１０及びＢ系通信制御部２３０は、通信回線４００を介して演算装置１００から自装置宛のデジタル信号取り込み要求を意味するフレームを受け取ると、Ａ系入力制御部２２０及びＢ系入力制御部２４０にデジタル信号の取り込みを指示する。デジタル信号の取り込み指示を受けたＡ系入力制御部２２０及びＢ系入力制御部２４０は、信号源４１０に対してデジタル信号の取り込みを行う。取り込みが完了すると、Ａ系通信制御部２１０及びＢ系通信制御部２３０は、演算装置１００に対してデジタル信号を送信する。
Ａ系入力制御部２２０と、Ｂ系入力制御部２４０と、が出力する信号は、Ａ系通信制御部２１０内の照合部２１１と、Ｂ系通信制御部２３０内の照合部２３１とで照合される。照合部２１１の照合結果が不一致であった場合、遮断手段２５１にて信号の転送を遮断し、照合部２３１の照合結果が不一致であった場合、遮断手段２５０にて信号の転送を遮断し、通信回線４００に信号が転送されることを防ぐ。
次に、制御システム１のデジタル出力装置３００の動作について説明する。図１に示すように、デジタル出力装置３００のＡ系通信制御部３１０及びＢ系通信制御部３３０は、通信回線４００を介して演算装置１００から自装置宛のデジタル信号出力要求を意味するフレームを受けると、Ａ系出力制御部３２０及びＢ系出力制御部３４０にデジタル信号の出力を指示する。デジタル信号出力指示を受けたＡ系出力制御部３２０及びＢ系出力制御部３４０は、制御対象４２０に対してデジタル信号出力を行う。出力が完了すると、Ａ系通信制御部３１０及びＢ系通信制御部３３０は演算装置１００に対して出力が完了した旨通知する応答信号を送信する。
Ａ系出力制御部３２０と、Ｂ系出力制御部３４０と、が出力する応答信号は、Ａ系通信制御部３１０内の照合部３１１と、Ｂ系通信制御部３３０内の照合部３３１とで照合される。照合部３１１の照合結果が不一致であった場合、遮断手段３５１にて信号の転送を遮断し、照合部３３１の照合結果が不一致であった場合、遮断手段３５０にて信号の転送を遮断し、通信回線４００に信号が転送されることを防ぐ。
以上説明したように、本実施形態に係る制御システム１は、演算装置１００と、デジタル入力装置２００と、デジタル出力装置３００と、を備え、演算装置１００とデジタル入力装置２００と，演算装置１００とデジタル出力装置３００と、は通信回線４００により接続される。また、演算装置１００とデジタル入力装置２００と，演算装置１００とデジタル出力装置３００と、はフレームによって通信される。演算装置１００は、デジタル信号を取り込むためにデジタル入力装置２００に取り込み要求を行う際と、前記取り込んだデジタル信号から制御対象４２０を制御するためにデジタル出力装置３００にアクセスを行う際には、フレームを分割転送することと、デジタル入力装置２００及びデジタル出力装置３００からの応答信号が演算装置１００に転送される際には、フレームの照合は行わず、Ａ系通信制御部１２０からＡ系演算部１１０と、Ｂ系通信制御部１４０からＢ系演算部１２０と、に一括で信号を転送することにより間隙１７０を跨ぐ信号の転送に必要なインターフェース素子の数を軽減する。
本発明によれば、Ａ系とＢ系のフレーム転送は、フレームを分割して行われることと、デジタル入力装置から取り込まれるデジタル信号及びデジタル出力装置からの応答信号は同じ系内において一括でフレームを転送し、別系には転送しないことにより、異なる電源系統間の信号転送の際に必要となるインターフェース素子を従来に比べて削減でき、装置の実装収束性を向上できる。
加えて、系間の照合回数を増やすことができるため、従来よりも異常箇所の特定を容易にすることができることと、フレームを分割することにより、転送する信号幅が少なくなることで配線リソースが少なくなり、プリント基板の配線作業が容易化できることと、フレームを分割することにより、転送する信号幅が少なくなることで配線長を揃え易くなり、スキュー調整し易くなりクロック速度を高速にできる。
本発明は上記の実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。また、上記した各実施形態例は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態例の構成の一部を他の実施形態例の構成に置き換えることが可能であり、また、ある実施形態例の構成に他の実施形態例の構成を加えることも可能である。また、各実施形態例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１ 制御システム
１００ 演算装置
１１０ Ａ系演算部
１１１ マスターインターフェース制御部
１１２、１３２ ＲＥＱ生成部
１１３、１３３ データ分割部
１１４、１３４ ＡＣＫ受信部
１２０ Ａ系通信制御部
１２１ ターゲットインターフェース制御部
１２２、１４２ ＲＥＱ受信部
１２３、１４３ データ結合部
１２４、１４４ ＡＣＫ生成部
１２５、１４５ 照合部
１５０，１５１ 遮断手段
１６０，１６１，１６２ インターフェース素子
１７０ 間隙
２００ デジタル入力装置
２１０ Ａ系通信制御部
２２０ Ａ系入力制御部
２３０ Ｂ系通信制御部
２１１，２３１ 照合部
２４０ Ｂ系入力制御部
２５０、２５１ 遮断手段
２６０、２６１、２６２ インターフェース素子
２７０ 間隙
３００ デジタル出力装置
３１０ Ａ系通信制御部
３２０ Ａ系出力制御部
３３０ Ｂ系通信制御部
３４０ Ｂ系出力制御部
３５０、３５１ 遮断手段
３６０、３６１、３６２ インターフェース素子
３７０ 間隙
４００ 通信回線
４１０ 信号源
４２０ 制御対象
６０１、６０２ データセレクタ
１００ 演算装置
１１０ Ａ系演算部
１１１ マスターインターフェース制御部
１１２、１３２ ＲＥＱ生成部
１１３、１３３ データ分割部
１１４、１３４ ＡＣＫ受信部
１２０ Ａ系通信制御部
１２１ ターゲットインターフェース制御部
１２２、１４２ ＲＥＱ受信部
１２３、１４３ データ結合部
１２４、１４４ ＡＣＫ生成部
１２５、１４５ 照合部
１５０，１５１ 遮断手段
１６０，１６１，１６２ インターフェース素子
１７０ 間隙
２００ デジタル入力装置
２１０ Ａ系通信制御部
２２０ Ａ系入力制御部
２３０ Ｂ系通信制御部
２１１，２３１ 照合部
２４０ Ｂ系入力制御部
２５０、２５１ 遮断手段
２６０、２６１、２６２ インターフェース素子
２７０ 間隙
３００ デジタル出力装置
３１０ Ａ系通信制御部
３２０ Ａ系出力制御部
３３０ Ｂ系通信制御部
３４０ Ｂ系出力制御部
３５０、３５１ 遮断手段
３６０、３６１、３６２ インターフェース素子
３７０ 間隙
４００ 通信回線
４１０ 信号源
４２０ 制御対象
６０１、６０２ データセレクタ
Claims (6)
- データ分割部を備えるＡ系演算部と、データ分割部を備えるＢ系演算部と、データ結合部と照合部を備えるＡ系通信制御部から構成される演算装置を備え、
前記Ａ系演算部と前記Ｂ系演算部は二重化構成であることと、前記Ａ系演算部と前記Ｂ系演算部は間隙によって隔てられていることと、前記Ａ系演算部が出力するフレームは、前記Ａ系通信制御部とインターフェース素子を介して前記Ｂ系通信制御部に転送されることと、前記Ｂ系演算部が出力するフレームは、前記Ｂ系通信制御部とインターフェース素子を介して前記Ａ系通信制御部に転送されることを特徴とする制御システム。 - 請求項１において、Ａ系演算部及びＢ系演算部は、ＲＥＱ生成部とＡＣＫ受信部を備え、Ａ系通信制御部及びＢ系通信制御部はＲＥＱ受信部と、ＡＣＫ生成部を備えることを特徴とする制御システム。
- 請求項１において、演算装置は、Ａ系通信制御部による照合結果が不一致の場合には転送フレームを遮断する手段と、Ｂ系通信制御部による照合結果が不一致の場合には転送フレームを遮断する手段とを備えることを特徴とする制御システム。
- 請求項１において、Ａ系演算部からＡ系通信制御部及びＢ系通信制御部に転送される信号は分割して転送されることと、Ｂ系演算部からＡ系通信制御部及びＢ系通信制御部に転送される信号は分割して転送されることと、前記Ａ系通信制御部から前記Ａ演算部に転送される応答信号は分割しないで一括で転送されることと、前記Ｂ系通信制御部から前記Ｂ演算部に転送される応答信号は分割しないで一括で転送されることと、前記Ａ系通信制御部及び前記Ｂ系通信制御部からの応答信号は演算装置内で照合しないことを特徴とする制御システム。
- 請求項１において、演算装置とデジタル入力装置と、演算装置とデジタル出力装置における転送フレームの誤りを検出するためにＣＲＣ、またはパリティチェック、またはＥＣＣによる転送フレームの誤り検出機能を備えることを特徴とする制御システム。
- 請求項１において、演算装置とデジタル入力装置と、演算装置とデジタル出力装置における通信はフレームで行われ、前記フレームの分割幅が変更可能なことを特徴とする制御システム。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020090034A1 (ja) * | 2018-10-31 | 2020-05-07 | 株式会社日立製作所 | 処理装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3859513A (en) * | 1973-02-28 | 1975-01-07 | Univ Washington | Switching and digital system |
| JPS58119233A (ja) | 1982-01-11 | 1983-07-15 | Nippon Telegr & Teleph Corp <Ntt> | 論理アレイ装置 |
| DE3688139T2 (de) | 1986-12-30 | 1993-10-07 | Ibm | Gedoppelte Schaltungsanordnung zur schnellen Übertragung und Reparierbarkeit. |
| US5931791A (en) * | 1997-11-05 | 1999-08-03 | Instromedix, Inc. | Medical patient vital signs-monitoring apparatus |
| JP3897046B2 (ja) * | 2005-01-28 | 2007-03-22 | 横河電機株式会社 | 情報処理装置および情報処理方法 |
| JP4607802B2 (ja) * | 2006-03-16 | 2011-01-05 | 富士通株式会社 | Ｒｆｉｄリーダライタ |
| KR101769364B1 (ko) * | 2009-08-27 | 2017-08-18 | 엘지전자 주식회사 | 무선 통신 시스템에서 프레임 구조를 이용하여 신호를 송수신하는 장치 및 방법 |
| KR101531178B1 (ko) * | 2011-11-21 | 2015-06-26 | 두산중공업 주식회사 | 발전소 다중제어 시스템의 상태 표시 장치 |
| KR101176497B1 (ko) * | 2011-12-26 | 2012-08-28 | 주식회사 우진산전 | 철도 전력시스템에서의 전력 품질 모니터링 장치 |
| CN102724115B (zh) * | 2012-06-04 | 2015-05-13 | 复旦大学 | 一种适用于片上网络系统的链路层容错电路设计 |
| JP6062690B2 (ja) * | 2012-09-03 | 2017-01-18 | 日本放送協会 | 無線通信装置及びプログラム |
| WO2015045135A1 (ja) | 2013-09-30 | 2015-04-02 | 株式会社日立製作所 | プログラマブルロジックデバイス、及び、論理集積ツール |
| WO2015068207A1 (ja) | 2013-11-05 | 2015-05-14 | 株式会社日立製作所 | プログラマブルデバイス |
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| WO2015104810A1 (ja) | 2014-01-09 | 2015-07-16 | 株式会社日立製作所 | Ｆｐｇａ及び該ｆｐｇａを用いた高信頼システム |
| WO2016002323A1 (ja) * | 2014-07-01 | 2016-01-07 | 株式会社Ｎｔｔドコモ | 基地局、ユーザ端末、無線通信システム、および通信制御方法 |
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Cited By (2)
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