JPS58119233A - 論理アレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する分野の説明 本発明は論理アレイ装置に係り、更に具体的には本装置
内に欠陥が存在しても正しく論理演算結束を出力する論
理アレイ装置に関するものである。

（１１）従来技術とその問題点の説明 近年、大規模集積回路の製造技術の進歩にともない、集
積度の向上は著しい。特にメモリ集積回路に関しては、
回路素子の配置と素子間配線が規則的に構成されるため
、２年に２〜４倍の割合で集積度が向上してきた。しか
し、論理集積回路については、演算機能や入力数の異な
る様々な種類の論理ゲートを適用して論理集積回路を構
成するとき、論理深度、論理ゲート相互の接続関係、種
々の論理ゲート面積、入出力数等が均一でないため、論
理ゲートの配置と論理ゲート間配線（二規則性をもたせ
る事が難しい。このため、論理集積回路のレイアウト（
配置・配線設計）、変更・・修正、論理シミュレータ５
フ、回路シミュレーションおよび試験は複雑）＝なる。

これを解決する一つの論理回路構成法として、論理積（
ＡＮＤ）と論理和（ＯＪ又はＮＯＲ（論理和の補元）と
Ｎ　ＯＲ等の２段論理演算により任意の論理機能を実現
し、しかも前段の論理演算部と後段の論理演算部をメモ
リの様に規則的な構造にしてレイアウト（配置・配線設
計）できる論理アレイ装置（以後ＰＬＡと略称する）が
提案された。

Ｆ’ＬＡの基本構成は第１図に示すように、入力信号を
信号対応に正と補の対信号に変換する１ビツトデコーダ
が複数個、又は２本の入力は号を用いて１本の選択は号
と３本の非選択信号を出力する２ビツトデコーダが複数
個よりなる入力回路部１と、デコーダの出力の論理積又
は論理和演算又はＮ０Ｒ４理又はＮＡＮＤ論理演算を行
ない積項を生成する前段アレイ部２と、必要な積項を選
択して論理和又は論理積演算又はＮＯＲ論理又はＮＡＮ
Ｄ論理演算を行なう後段アレイ部３、および後段アＬ／
イ部３の演算結果を出力する出力回路部４より構成され
る。以下、論理演算の表現としては特に表記しない限り
、論理レベル”Ｈ”を論理値“１”、論理レベル”Ｌ”
を論理値”０”に対応させた正論理を適用した時の演算
を示すことにする。

第２図は前段アレイ部２をＡＮＤアレイ、後段アレイ部
３をＯＲアレイで構成したＰＬＡの例、第３図は前段ア
レイ部２をＮＯＲアレイ、後段アレイ部３もＮＯＲアレ
イで構成したＰＬＡの例を示す。この例のように、前段
アレイ部２をＡＮＤアレイ又はＮＯＲ，アレイで構成す
るか、後段アレイ部３をＯＦＬアレイ又はＮＯＲアレイ
で構成するかは、ＰＬＡのブａグラム素子に適用するデ
バイスがダイオードかトランジスタか等のデバイスによ
って決定される。

ところで、か＼る構成をとるＰＬＡの各部に欠陥が存在
した場合、正しい出力を得ることができない。いま、第
２図において、欠陥が積項線１１１・〜１１４の論理値
（積項値）父はＰＬＡ出力出力−１〜ｆ４はす影響の一
例を示すと次のようＪ：なる。入力線１０５と積項線１
１４がこれらの交点２１で短絡すると、積項線１１４の
論理値λは誤ってＸｃになる。

出力線１２２と１２３が３１で短絡すると、出力ｆ２は
Ａ＋Ａ　Ｂ　Ｃが誤ってＡ−１−ＡＢ、出力ｆ３はＡＢ
Ｃが誤ってＡ−１−Ａ　Ｂになる。出力線１２４の３２
で断線すると、出力ｆ４＝ＡＢＣ−１−ＡＢＣは、入力
Ａ＝Ｂ＝１１”、ｃ　７　”ｏ′＝のときのみ６１″′
で、他はフローティング状態（不安定状態）になって値
が定まらない。

出力線１２１と積項線１１３がこれらの交点３３で短絡
すると、出力ｆ１はλが誤ってλ＋ＡＢＣになり、出力
ｆ３はＡＢＣが誤ってＡ＋ＡＢＣになる。入力線１０２
と１０３が２２で短絡すると、入力回路の構成によって
１０２と１０３の論理レベルは、ともに＠Ｌ”レベルか
又は”Ｈ−レベル又は′Ｈ”と”Ｌ”レベルの中間のレ
ベルに縮退する。したがって、これらの入力線に接続さ
れている積項線１１２　＋　１１３　＋　１１４の論理
値ＡＢＣ，ＡＢＣ，Ａが影響を受け、短絡した入力線が
Ｌ”レベルに縮退するときは各々“０”、Ｈ”レベルに
縮退するときは各々ＡＣ，ＡＣ，”１”に、中間のレベ
ルのときは”Ｈ″レベル同じか不安定な値になる。入力
線１０２が乙で断線すると、断線個所ｎをはさんで入力
回路の反対側の入力線はフローティング状態になる。し
たがって、積項線１１４は常に”１″か不安定な値にな
る。積項線１１３と１１４が２４で短絡すると、１１３
の論理値ＡＢＣは誤ってＡＢＣλ＝＝０″に、１１４の
論理値Ｘも誤って０”になる。積項線１１２が５で断線
すると、後段アレイ部３における積項線はフローティン
グ状態になる。前段アレイ部２のプログラム素子かが接
続不良等により欠落すると積項線１１１の論理値ＡＢＣ
は誤ってＢＣになる。後段アレイ部３のプログラム素子
３４が接続不良等により欠落すると出力ｆ２はＡ＋ＡＢ
Ｃが誤ってＡになる。一方、第３図においては、欠陥に
よる影響は第２図の場合とは一部で異なるが、欠陥によ
って正しいＰＬＡ出力を得ることは困難である。

このような事情に鑑み、従来は試験パタンを入力し、Ｐ
ＬＡ内部の欠陥の有無を試験し、良品のＰＬＡのみを選
択して使用するため、この種の試験を確実にかつ容易に
行なう方法が提案されている。しかし、これらの方法は
試験によってＰＬＡが良か不良かの選択のみに適用され
るにとどまり、欠陥部をマスクし、欠陥部を代替え部に
切り替え、ＰＬＡとしては正常な出力を出すような構成
までは考えられていない。従って、ＰＬＡが今後益々大
規模になるに・つれて、ＰＬＡ内の各種欠陥によるＰＬ
Ａの歩留り低下が予想される。

（ｉｉｉ）　　発明の目的と総括的説明本発明はＰＬＡ
を２重化構成にし、各部における欠陥の有無を簡単な試
験によって調べ、欠陥状態を論理的な安全側（フェイル
セイフ側）に自動的に縮退させるなどして、２重化され
た一方側から正しい演算結果を出力させることによって
、ＰＬＡの試験を容易にし、かつＰＬＡの歩留り向上を
ねらったものである。

以下、実施例の説明では特に表記しない限り、すべて正
論理を適用した場合を示す。父、前段アレイ部、後段ア
レイ部の名称を正論理におけるアレイの演算機能によっ
て呼称することにする。

１１Ｖ）　　実施例の説明 第４図は本発明に従うＰＬＡの実施例である。

本ＰＬＡは入力回路部１１，１２、前段アレイ部（ＡＮ
Ｄアレイ部、ＯＲアレイ部、前段Ｎ０Ｆｔアレイ部又は
前段ＮＡＮＤアレイ部）２１ｗ２２．後段アレイ部（Ｏ
Ｒアレイ部、ＡＮＤアレイ部、後段ＮＯＲ，アレイ部又
は後段ＮＡＮＤアレイ部）３１゜３２、出力回路部４、
試験および欠陥救済回路部５１゜５２．６，７１，７２
，８，９１，９２より構成され、入力回路部１１１１２
、前段アレイ部２１，２２、後段アレイ部３１，３２は
２重化がとられる。２重化の一方をＡ系、他方をＢ系と
呼称する。欠陥の発生位置と欠陥の種類を、本発明の実
施例による説明の順に示すと以下のとおりである。

（１）　　前段アレイ部２１　＋　２２のプログラム素
子の短絡欠陥および入力線１０と積項線１１の短絡欠陥
（これらの欠陥を単に入力線・積項線短絡欠陥と呼称す
る） （２）　　出力線１２の短絡欠陥 （３１出力線１２の断線欠陥 （４）　　後段アレイ部３１＋３２のプログラム素子の
短絡欠陥および積項線１１と出力線１２の短絡欠陥（こ
れらの欠陥を単に積項線・出力線短絡欠陥と呼称する） （５）　　入力線１０の短絡欠陥および入力回路部１１
．１２の出力スタック欠陥 （６）　　入力線１０の断線欠陥 （７）　　積項線１１の短絡欠陥 （８）　　積項線１１の断線欠陥 （９）　　前段アレイ部２１　！　２２のプログラム素
子の欠落欠陥 αＯ後段アレイ部３１＋３２のプログラム素子の欠落欠
陥 か＼る欠陥を救済する本発明の実施例を以下に説明する
。本発明の実施例においては、お＼かた入力回路部が１
ビツトデコーダのときＰＬＡ入力数は２本、２ビツトデ
コーダのとき入力数２を１対にして２対４６２、積項線
数は３、出力数は３に限定して説明するが、特にか＼る
数には限定はない。

さらに、本発明の実施例において、前述の欠陥を試験し
かつ救済するための試験用クロックのタイムチャートと
、これらのクロックが適用される欠陥（前述の番号）を
第５図に示す。入力回路部に１ビツトデコーダを用いた
時と２ビットデコーダを用いた時に適用されるクロック
数は、前者が５〜６種、後者が７〜８種である。（７）
の積項線短絡欠陥は、１ピツトデコーダの時試験用クロ
ックＴ５　＋Ｔ６によって試験および欠陥救済されるが
、２ビツトデコーダの時はＴ７．Ｔ８によって行なわれ
る。

また、（５）の入力線の短絡欠陥および入力回路の出力
スタック欠陥に対しては、１ピツトデコーダの時Ｔ３　
ｙ　Ｔ４を用いるが、２ビツトデコーダではＴ３゜Ｔ４
　＋　Ｔ５　ｒ　Ｔ６の４種類のクロックを用いる。（
４）の欠陥に関しては、ＡＮＤアレイ−ＯＲアレイ構成
とＮＯＲアレイ−ＮＯＲアレイ構成とで用いられる試験
用クロックが一部異なるのは、後で詳細に説明するが、
同種の欠陥でも救済する方法が異なるためである。試験
用クロックＴ１〜Ｔ８の論理レベルは第５図に示すよう
に、各々、時刻ｔ１〜ｔ８のとき”Ｈ″レベルなり、他
の時刻では”Ｌ”レベルである。試験および欠陥救済完
了後の通常の論理動作期間ではすべて°Ｌ″レベルであ
る。

入力線・積項線短絡欠陥 第６図、第７図は前段アレイ部２のプログラム素子短絡
欠陥および入力線１０と積項線１１の短絡欠陥を試験し
救済する実施例である。第６図のアレイ構成はプログラ
ム素子にダイオードを用いたＡＮＤＮＯアレイで、試験
および欠陥救済回路部は入力線１０ｉ　、　１０τ、、
１０□＋１，１０口を”Ｈ”レベルにチャージアップす
る入力線チャージアップ用トランジスタ（Ｑｍｐ　トラ
ンジスタ）、積項線レベル検出ラッチ回路（０回路）、
積項線自己接続ゲート（ＧＴ２ゲート、ＧＴ５ゲート）
、および積項線接地用抵抗（ＲＧ低抵抗よりなる。第７
図のアレイ構成はプログラム素子にｎチャネルＭＯＳト
ランジスタを用いたＮＯＲアレイ構成で、試験および欠
陥救済回路部は入力線１０ｉ　、　ＩＯＴ、　１０□＋
１，１０＝。

を゛Ｌ″ルベルにディスチャージする入力線ディスチャ
ージ用トランジスタ（Ｑｍｄ　トランジスタ）、積項線
レベル検出ラッチ回路（Ｄ’回路）、積項線自己接続ゲ
ート（ＧＴ２ゲート）、および積項線レベル設定用トラ
ンジスタ（Ｑｓｄｌ−ランジスタ）よりなる。第６図に
おける０回路および第７図におけるＤ′回路の一実施例
を各々、第８図、第９図に示す。

第６図では、試験用クロックＴ１でＧＴ２ゲートを導通
にし、ＧＴ５ゲートを遮断にし、入力回路部の出力をト
ライスティトにして、入力線１０１゜１０７（ｉ＝１〜
ｎ）をフローティング状態にし、Ｑｍ。

トランジスタを動作させて入力線１０ｉ　、　１０７を
＠Ｈ”レベルにチャージアップする。ダイオードが短絡
したり、入力線と積項線が短絡しているときは、積項線
１１．　、１１２　、１１３のＡＮＤアレイ部出力出力
点１点）は＠Ｈ”レベルになる。このレベルを欠陥情報
として０回路でラッチし、ＧＴ２ゲートを遮断させてＡ
ＮＤアレイ部２の積項出力をＯＲアレ４部３に入力させ
ずに、ＯＲアレイ部内の当該積項線をＲＧ抵抗１００を
用いて＠Ｌ＃レベルに縮退させる。したがってＯＲアレ
４部３において、かがる積項線を含んで論理和をとる場
合、論理和における積項の欠落と等価（；なり、この欠
陥を含む系のＯＲアレイ部出力と欠陥のない他の系のＯ
Ｒアレイ部出力とのワイヤドＯＲ演算をとることによっ
て正しいＰＬＡ出力が得られる。第８図で２００１はレ
ベル検出部、２０１１はレベルラッテ回路部を示す。

第７図では、試験用クロックＴ、でＧＴ２ゲートを遮断
させ、入力回路部の出力をトライスティトにし、Ｑｍｄ
トランジスタを動作させて入力線１０１゜１０Ｔ（ｉ＝
１〜ｎ）を”Ｌ″レベルディスチャージする。プログラ
ム素子のＭＯＳトランジスタにおけるドレインとゲート
が短絡したり、入力線と積項線が短絡しているときは、
積項線１１．　、１１２゜１１３の前段ＮＯＲ，アレイ
部出力点（８１点）は°Ｌ″レベルになる。このレベル
を欠陥情報としてＤ′回路でラッチし、ＧＴ２ゲートを
遮断させ、ＱＳｄトランジスタによって当該欠陥の積項
線を＠Ｌ”レベル（二縮退させる。したがって第６図の
場合と同様に正しいＰＬＡ出力が得られる。第９図で１
００２はレベル検出部、２ｏ１１はレベルラッチ回路部
である。

出力線短絡欠陥 第１０図、第１１図は後段アレイ部の出力線短絡欠陥を
試験し、救済する実施例である。第１０図は後段アレイ
部３１．３２のプログラム素子にダイオード又はｎｐｎ
バイポーラトランジスタをエミッタホロアにして使用す
るＯＲアレイ構成であり、出力線１２＋　、　１２２　
、１２３を１Ｈ”レベル（ニチャージアップする出力線
チャージアップ用トランジスタ（Ｑｎｏ）ランジスタ）
と出力線レベル検出ラッチ回路（８回路）および出力線
自己接続ゲート（ＧＴ３ゲート）よりなる。Ｑｎｐ）ラ
ンジスタを制御するために２種類の試験用クロックを使
用し、互いに隣接する出力線に接続されるＱｎｐトラン
ジスタを各々異なる試験用クロックで制御し、１本おき
の出力線に接続されるＱｎｐトランジスタを同種の試験
用クロックで制御するように、Ｑｎｐトランジスタに２
種類の試験用クロックを交互に接続する。

以後このようなトランジスタと試験用クロックとの接続
関係を“ちどり接続″と呼称する。第１１図はプログラ
ム素子にｎチャネルＭＯ８）ランジスタを用いるＮＯＲ
アレイ構成であり、出力線１２１゜１２２．１２３を１
Ｌ”レベルにディスチャージする出力線ディスチャージ
用トランジスタ（Ｑｎｄトランジスタ）と出力線レベル
検出ラッチ回路（８回路）および出力線自己接続ゲート
（ＧＴ３ゲート）よりなる。Ｑｎｄ）ランジスタはＱｎ
ｐｌ−ランジスタと同じく“ちどり接続”にする。第１
２図には第１０図における８回路の一実施例を、第１３
図（＝は第１１図におけるＥ′回路の一実施例を示す。

第１２図と第１３図で、２００３　、２００４はレベル
検出部、２０１３　、２０１４はレベルラッチ回路部で
ある。

例えば、第１０図では、Ａ系のＯＲ７２４部３１におい
て出力線１２１と１２２が短絡すると、Ｂ系のＯＲアレ
４部３２に欠陥がないときでも出力ｈ＋ｆ２はともにｆ
１＋　ｆ２になり、誤まった出力値になる。

また第１１図でも、同じくＡ系の出力ｆＩＡ　＋　　’
２ＡはともにｆｌＡ’２Ａになって、出力ｆ１．ｆ２は
ともにｆＩＡ　＋　ｆ２Ａ、＝　ｆ１＋ｆ２になり、誤
まった出力値になる。これを防ぐため本発明では、短絡
している出力線を出力回路部４へ出力させずに出力線を
遮断させ、欠陥のある系の出力をフローティング状態に
する。

第１０図において試験用クロックＴ３．Ｔ４でＧＴ３ゲ
ートを遮断にして、試験用クロックＴ３で出力線１２１
ｅ　１２３に接続したＱｎｐトランジスタを動作させ、
試験用クロックＴ４で出力線１２２に接続したＱｎｐト
ランジスタを動作させる。各出力線に付加した８回路に
おいて、出力線１２１　、１２３については各々の出力
線１２１　、１２３のＯＲアレイ部出出力点　８３点）
の論理レベルと試験用クロックＴ４との論理積をとり、
出力線１２２については出力線１２２のＯＲアレイ部出
出力点　８３点）の論理レベルと試験用クロックＴ３の
論理積をとる。隣接する出力線に短絡欠陥が存在すると
きはかかる論理積の結果は′″Ｈ”レベルになるため、
８回路でこのレベルをラッチし、欠陥検出信号ＣＨＫ３
を発生させる。

この信号によってＧＴ３ゲートを遮断させ、欠陥の存在
する系の出力を７０−ティング状態にする。

２つの系の出力をワイヤドＯＲ演算する場合、このフロ
ーティング状態は他の欠陥のない系の出力に対して論理
的に安全側（フェイルセイフ側）に縮退させたことにな
る。したがって、欠陥のある系から７エイルセイフ側に
縮退した出力と欠陥のない系からの出力をワイヤドＯＲ
演算をとることによって、正しいＰＬＡの出力が得られ
る。

第１１図では、試験用クロックＴ３．Ｔ４でＧＴ３ゲー
トを遮断にし、Ｑｎｄ）ランジスタを動作させて出力線
１２１　、１２２　、１２３を°Ｌ″レベルにディスチ
ャージし、Ｅ′回路で出力線の後段ＮＯＲアレイ部出力
点（８３点）の論理レベルを反転し、これと試験用クロ
ックＴ３またはＴ４との論理積をとり、この論理積の結
果でＧＴ３ゲートを遮断させることにより、前記第１０
図の場合と同様に出力線短絡欠陥が救済される。

以上説明した第１０図、第１１図の実施例では言及しな
かったが、２つの系からの出力線の接続点（８４点）に
、第１０図では出力線接地用抵抗（Ｒｏ低抵抗を、第１
１図では出力線負荷用トランジスタ（ＱＬ、０　トラン
ジスタ）を付加してもよい。

出力線断線欠陥 出力線が断線すると、断線個所から出力線の接続点（第
１０図、第１１図の８４点、）マでの出力線はレベルス
タックを起したり、７０−ティング状態になって出力に
論理演算結果の異常が生じる。しかし、第１０図に示し
た２つの系の出力線を８４点で直接接続（ワイヤドＯＲ
演算）することによって、断線を起こしていない系の出
力線に接続されるＲ０抵抗を断線を起した出力線に作用
できるため（＝、出力線の断線欠陥は救済できる。例え
ば第１０図でＡ系のＯＲアレ４部３１のＸ点に断線が生
じた場合、積項線１１１．１１２　、１１３の積項値が
各々Ａ、　Ｂ、Ｃであるとき、Ａ系のＲｏ抵抗１０１１
からＸ点までの間のプログラム素子會介して出力線に接
続されている積項線１１２からの積項値Ｂは出力ｆ３Ａ
の値Ｂ＋Ｃから・欠落するが、Ｘ点から８３点までの間
にあるプログラム素子による積項値Ｃについては、Ｂ系
のＲｏ低抵抗Ｑ１２によって正しく論理和演算が行なわ
れ、欠陥のある出力ｆ３Ａ　（値はＣ）と欠陥のないＢ
系の出力ｆ３ｓ　（値はＢ十Ｃ）とのワイヤドＯＲ演算
により正しいＰＬＡ出力ｆ３（値はＢ十〇）が得られる
。第１１図ではＱＬＯトランジスタ１０ａｌ。

１０２２が第１０図におけるＲｏ低抵抗かわりの働きを
行なう。

積項線・出力線短絡欠陥 第１４図、第１５図は後段アレイ部３のプログラム素子
短絡欠陥および積項線と出力線の短絡欠陥を試験し救、
済する実施例である。第１４図はプログラム素子にダイ
オードを用いたＯＲアレイ構成であり、Ｑｎｐトランジ
スタ、８回路、Ｄ回路以外に積項線ディスチャージ用ト
ランジスタ（Ｑｑｄトランジスタ）と出力線レベル設定
用トランジスタ（Ｑｒｐトランジスタ）よりなる。第１
５図はプログラム素子にｎチャネルＭＯＳトランジスタ
を用いたＮＯＲアレイ構成であり、Ｑｎｄ　）ランジス
タ、Ｅ′回路、Ｄ′回路以外に積項線レベル設定用トラ
ンジスタ（ＱＳｄｌ−ランジスタ）よりなる。

第１４図では試験用クロックＴ２によって、Ｃ）Ｔ２ゲ
ートおよびＧＴ３ゲートを遮断し、Ｑｑｃｌ　）ランジ
スタによって積項線１１１　、１１２　、１１３を“Ｌ
”レベルにする。積項線と出力線との間に短絡欠陥があ
るときおよびプログラム素子のダイオードが短絡してい
るときは、短絡した出力線のＯＲアレイ部の出力点（Ｓ
、ａ点）が“Ｌ″レベルなる。このレベルを８回路でラ
ッチし、ＧＴ３ゲートを遮断させ、さらにＱｒｐ゛トラ
ンジスタを動作させる。短絡した出力線の出力をこのＧ
Ｔ３ゲートの遮断によってフローティング状態（フェイ
ルセイフ側）に縮退させる。Ｑｒｐ）ランジスタの動作
によって、短絡した出力線を°Ｈ″レベルにし、この出
力線に短絡している積項線にプログラム素子を介して接
続されている他の出力線を１Ｈ＃レベルにする。つりい
て試験用クロックＴ３およびＴ４によってＧＴ２ゲート
とＧＴ３ゲートヲ遮断し、前述の１出力線短絡欠陥″の
試験と同様に試験用クロックＴ３又はＴ４によって、積
項線・出力線短絡欠陥のある積項線にプログラム素子に
よって接続されているか＼る他の出力線の°Ｈ″レベル
を８回路でラッチし、この出力線のＧＴ３ゲートを遮断
し、この出力線の出力を７０−ティング状態（７エイル
セイフ側）に縮退させる。一方、試験用クロックＴ３お
よびＴ４によって出力線１２１　ｅ　１２２　＋　１２
３を＠Ｈ″レベルにすることによって、積項線・出力線
短絡欠陥があるときは、これらの出力線（二短絡した積
項線の０Ｒアレイ部入力点（８２点）が”Ｈ”レベルに
なる。

この”Ｈ″レベルＤ回路によって検出し、レベルをラッ
チし、不良検出信号ＣＨＫ２、ＣＨＫ４を出力し１．こ
の信号によってＧＴ２ゲートおよび後述する積項線相互
接続ゲー）　（ＧＴ４ゲート）を遮断させ、他の系への
欠陥の波及を防止する。

第１５図では試験用クロックＴ１によってＧＴ２ゲート
を遮断して、後段ＮＯＲアレイ部３のＱＬＯトランジス
タ１０２によって全ての出力線を″Ｈ”レベルにチャー
ジアップする。出力線と積項線が短絡しているときおよ
びプログラム素子のＭＯＳトランジスタのドレインとゲ
ートが短絡しているときは、積項線の後段ＮＯＲアレイ
部入力点（８２点）が”Ｈ＃レベルになる。この＠Ｈ”
レベルをＤ′回路によって検出し、レベルをラッチし、
欠陥検出信号ＣＨＫ２．ＣＨＫ２’、ＣＨＫ４　（第９
図参照）を出力する。このＣＨＫ４ｆｉ号によってＧＴ
４ゲートを遮断させ、他の系への欠陥の波及を防止する
。

ＣＨＫ２信号によってＧＴ２ゲートを遮断させ、ＣＨＫ
　２’信号によってＱｓｄトランジスタを動作させて、
欠陥のある積項線を１Ｌ″レベル（二設定する。

次に前述した”出力線短絡欠陥”の試験を行ない、試験
用クロック’ｒ３１　’ｒ４によって積項線・出力線短
絡欠陥のある出力線の後段ＮＯＲアレイ部出力点（８３
点）の”Ｌ”レベルをＥ′回路で検出し、ＧＴ３Ｔ３ゲ
ート断させ、この欠陥のある出力線の出力をフローティ
ング状態（フェイルセイフ側）ニ縮退させる。

入力線短絡欠陥および入力回路部出力 スタック欠陥 入力線の短絡欠陥および入力回路部の出力スタック欠陥
の試験と救済（二ついて、始め（二人力回路部が１ビツ
トデコーダの場合１次に２ビツトデコーダの場合を説明
する。

第１６図、第１７図は入力回路部にトライスティト形１
ビットデコーダ（ＴＡＢ１回路）を用いた場合のか＼る
欠陥を試験し、救済する実施例である。

第１６図は前段アレイ部２ｔｅ２２がＡＮＤアレイ構成
の場合、第１７図はＮＯＲアレイ構成の場合を示してい
る。試験および欠陥救済回路部は、隣接する入力線間の
短絡とスタック欠陥を試験して検出結果をラッチする入
力線レベル検出ラッチ回路（Ｃ１回路又はＣＩ’回路）
と、欠陥を有する入力線の論理レベルを（９）の試験お
よび救済として後述するプログラム素子の欠落と同じ状
態に設定する入力線レベル設定用トランジスタ（Ｑｔｐ
トランジスタ又ハＱｔｄトランジスタ）と、入力線断線
のときに２重化されたＡ系、Ｂ系の入力線を接続するた
めの入力線相互接続ゲート（ＧＴ１ゲート）とその制御
回路（ＣＧ１１回路よりなる。こ＼で、プログラム素子
の欠落と同じ状態とは、前段アレイ部がＡＮＤアレイ構
成のときは入力線の論理レベルが・Ｈ・レベル、ＮＯＲ
アレイ構成のときは“Ｌ″レベル状態であり、これらの
状態はプログラム素子を介して接続される積項線に対し
て伺ら論理的に作用しない状態である。したがって、こ
の入力線の論理レベル状態を以後ｄｏｎ’ｔ　ｃａｒｅ
状態と呼称する。ｄｏｎ’：ｔ　ｃａｒｅ状態に設定さ
れた入力線にプログラム素子を介して接続される積項線
は、（９）の試験および救済として後述するＧＴ４Ｔ４
ゲートして他の系の対応する積項線と接続することによ
って、他の系の正しい積項線と同じ論理レベルになり、
入力線の短絡欠陥および入力回路の出カスタンク欠陥は
救済される。第１８図（二は第１６図における０１回路
、第１９図には第１７図におけるＣ　１’回路、第加図
にトライスティト出力が可能なＴＡＢ１回路の一実施例
を示す。第か図１＝おいて、試験用クロックＴ１は前述
の前段アレイ部のプログラム素子短絡欠陥および入力線
と積項線の短絡欠陥を試験する時に、試験用クロックＴ
５．Ｔ６は後述する積項線の短絡欠陥を試験する時に、
各々ＴＡＢ１回路出力をトライスティトにするため（二
用いられる。第２１図はＧＴ１ゲートを制御するＣＧ１
１回路の一実施例である。

第１６図において、始め１＝すべての入力Ａ４（ｉ＝１
〜ｎ）を＠Ｈ″レベルにし、試験用クロ・ツクＴ３を用
イテ補の入力線ＬＯＴ、　１０ｉ＋ｘ　（ｉ＝ｔ　〜ｎ
　−ｔ）と隣接した正の入力線１０１，１０１＋１（ｉ
＝１〜ｎ−１）との短絡の有無を調べるための入力線１
０〒。

１０「コのレベル試験と、入力回路部１１＋１２の欠陥
等による°Ｌ”レベルスタック欠陥の試験を行なう。例
えば入力線１０〒と１０１または１０７と１０１＋１が
短絡していると、１０丁の論理レベルは中間レベル（”
Ｈ”、レベル（論理値”１″）を正電位（４〜５ｖ）、
”Ｌ’レベル（論理値”０″）を零電位（０〜ＩＶ）の
とき中間レベルは２〜３ｖになる）になり、“Ｌ″レベ
ルスタツク欠陥有ると、正の入力線１０Ｉ又ハ１０．＋
１はＬ”レベルになる。したがって、これらのレベルを
第１８図に示す０１回路のレベル検出部２００５で試験
し、レベルラッチ２０１５で欠陥状態をラッチし、欠陥
検出信号ＣＨＫＩＡ又はＣＨＫＩＢを発生させろ。ＣＨ
ＫＩＡ信号はＡ系の０１回路、ＣＨＫＩＢはＢ系の０１
回路からの欠陥検出信号である。次にすべての入力Ａｉ
（ｉ＝１〜ｎ）を″′Ｌ＃レベルにし、試験用クロック
Ｔ４で正の入力線１０ｉ　１１０ｉ＋１（ｉ＝１〜ｎ−
１）と隣接した補の入力線ＬＯＴ、　１ａｒ′１ｉ７１
＜　ｊ＝ｌ〜ｎ−１）との短絡欠陥の有無を調べるため
の正の入力線１０１゜１０１＋１のレベル試験と、入力
回路の欠陥等による”Ｌ＃レペルス″タック欠陥の試験
を行なう。例えば入力線１０ｉ＋１とＬＯＴまたは１０
ｉ＋１と１０笛が短絡していると、１０ｉ＋１は中間レ
ベルになり　ｓ　Ｌ　ＩＴレベルスタック欠陥が有ると
、補の入力線１０〒又は１０宵は“Ｌ″レベルなる。し
たがって、これらのレベルを０１回路で試験し、欠陥状
態をラッチし、欠陥検出信号ＣＨＫＩＡ又はＣＨＫＩＢ
を発生させる。以上の試験は試験用クロックＴ３．Ｔ４
によってＧＴＩゲートを遮断にして行なう。これらの欠
陥検出信号ＣＨＫＩＡ又はＣＨＫＩＢＩ−よって、第９
図に示すようにＴＡＢ１回路の出力をトライスティトに
し、かつＱｔｐ　）ランジスタを動作させて、第１６図
に示すように入力線短絡欠陥およびスタック欠陥のある
入力線を＠Ｈ″レベルに設定して、か＼る入力線に接続
される積項線に対して入′力線の論理レベルをｄｏｎ’
ｔ　ｃａｒｅの状態にする。

さらに欠陥検出信号ＣＨＫＩＡ又はＣＨＫＩＢによって
ＧＴｌゲートを遮断し、Ａ系の欠陥又はＢ系の欠陥が他
の系へ波及することを防止する。

第１７図では、第１９図に示したＣ１′回路において試
験用クロックＴ３を用いて補の入力線１０Ｔ又は１０ｆ
ｉと隣接した入力線１０ｉ　＋　１０１＋１との短絡の
有無および補の入力線１０〒と１０］の“Ｈ”レベルス
タック欠陥の有無を調べ、試験用クロックＴ４を用いて
正の入力線１０、又は１０ｉ＋１に隣接した入力線１０
丁。

１０コとの短絡の有無、および正の入力線１０、と１０
１＋１の１”レベルスタック欠陥の有無を調べる。

以上の試験は試験用クロックＴ３．Ｔ４（二よってＧＴ
１ゲートを遮断にして行なう。かへる試験で欠陥を検出
した時、欠陥状態をラッチして欠陥検出信号ＣＨＫＩＡ
又はＣＨＫＩＢを出力する。この欠陥検出は号（−よっ
てＴＡＢ１回路の出力をトライスティトにし、Ｑｔｄ　
）ランジスタを動作させて入力線短絡欠陥およびスタ・
ツク欠陥のある入力線を“Ｌ　７ルベル（＝設定し、か
＼る入力線（二接続される積項線（二対して入力線の論
理レベルをｄｏｎ’ｔ　ｃａｒｅ状態；：する。さらに
ＧＴＩゲートを遮断する。

入力回路部（二上記の実施例とは異なる１ビツトデコー
ダを用いることによって、入力Ａｉ（ｉ＝１〜ｎ［：ｔ
べてＨ”レベル又は＠Ｌ″レベルにしたとき、入力線短
絡のため、短絡した正および補の入力線がともに°Ｌ″
レベルに縮退するならば、前述したＣ１回路、Ｃ１′回
路を次のように構成することによって、入力線短絡欠陥
とスタック欠陥を検出することができる。すなわち、第
１６図の実施例の０１回路としては、第１９図に示した
Ｃ　１’回路において入力線１０ｉ　、　ＩＯＴの論理
レベルを反転させ、かつ第１９図のＴ３をＴ４、Ｔ４を
Ｔ３に八れ換えた回路を用い、第１７図の実施例のＣ１
′回路としては、第１８図の０１回路又は第１９図の０
１’回路を用いればよい。

次に入力回路部にトライスティト形２ピットデコーダ（
ＴＡＢ２回路）を用いた場合を説明する。

第ｎ図は前段アレイ部がＡＮＤアレイ構成のときの実施
例である。試験および欠陥救済回路部は、隣接する入力
線相互の短絡を検出し、欠陥状態をラッチする入力線レ
ベル検出ラッチ回路（０２回路）と、欠陥を有する入力
線の論理レベルを前述と同様ｄｏｎ’ｔ　ｃａｒｅ状態
に設定する入力線レベル設定用トランジスタ（Ｑｔｐト
ランジスタ）と、入力線に断線欠陥が存在するとき２重
化されたＡ系、Ｂ系の入力線を接続するための入力線相
互接続ゲート（ｏ’ｒ１ゲート）とその制御回路（Ｃ（
）１２回路）よりなる。ｄｏｎ’ｔ　　ｃａｒｅ状幅に
設定された入力線にプログラム素子を介して接続される
積項線は、前述の１ピツトデコーダ適用の場合と同様に
、他の系の対応する積項線とＧＴ４ゲ〜トを用いて接続
することによって正しい積項値（二設定され、入力線短
絡欠陥とスタック欠陥は救済される。第ｎ図にＣ２回路
、第２４図に前段アレイ部がＡＮＤアレイ構成の時の２
ビツトデコーダ（ＴＡＢ２回路）および第５図にＣ（Ｊ
Ｊ　１２回路の一実施例を示す。

第ｎ図において、４種類の試験用クロックＴ３゜Ｔ４．
Ｔ５．Ｔ６を用い、か＼るクロック対応に入力Ａ１ｊ　
、　Ａ２ｊ　（ｊ　＝１〜”　）の値を”ＬＬ”、　”
ＨＬ−。

”Ｌ　Ｈ”　、“ＨＨ”のレベルに設定し、入力線を１
０ｊ。

１０１．１０ｖ３，１０ｉ（Ｊ＝１〜ｎ）の順（＝選択
する。例えばＴＡＢ２回路３００の出力線である４本の
入力線１０−　、１０ｖ２．１０５　、１０Ｖ４は、選
択さ１ れた１本が６Ｌ”レベルで残りの３本の非選択な入力線
が１Ｈ”レベルであれば正常である。選択された入力線
が他の非選択な入力線と短絡して中間レベルになった時
、第ｎ図に示した０２回路のレベル検出ＮＯＲ回路部４
００において、か＼る入力線同志の短絡欠陥を検出して
欠陥検出信号ＣＨＫＩＡ又はＣＨＫＩＢを出力する。さ
らに、３本の非選択な入力線のうち、入力回路部等の欠
陥のため１〜３本が１Ｌ＃レベルスタツク欠陥になった
時、第ｎ図に示したレベル検出ＡＮＤ回路部４０１にお
いて、か＼るスタック欠陥を試験し、欠陥検出信号ＣＨ
ＫＩＡ又はＣＨＫＩＢを出力する。これらの欠陥検出信
号によって、１ピツ′トデコーダの時と同様に、当該す
る２ビツトデコーダ３００の出力をトライスティトにし
て、Ｑｔｐトランジスタによって入力線１０＝　、　１
０首、　１０’ｉｉ　、　１０ｆｉを”Ｈ”し１ ベルに設定し、入力線の論理レベルをｄｏｎ’ｔ　ｃａ
ｒｅ状態にする。さらにＣＧ　１２回路を制御してか＼
る入力線に接続されている４個のＧＴＩゲートを遮断す
る。以上の試験は試験用クロックＴ３〜Ｔ６によってＧ
Ｔ１ゲートを遮断にして行なう。

前段アレイ部がＮＯＲアレイ構成で、入力回路部にトラ
イスディト形２ビットデコーダを用いた場合は、前記第
２２図のＡＮＤアレイ構成の場合と異なり、２ビツトデ
コーダからの４本の出力は、選択された１本がＨ”レベ
ルで他の選択されない３本が“Ｌ”レベルの時に正常で
ある。選択された入力線と隣接する非選択な入力線との
短絡によってともに中間レベルになる短絡欠陥や、入力
回路部等の欠陥による非選択な入力線の”Ｈ”レベルス
タック欠陥を、第２６図に示す入力線レベル検出ラッチ
回路（Ｃ２′回路）のレベル検出ＯＲ回路部４０２で検
出し、レベルラッチ回路部２０１８でラッチし、欠陥検
出は号ＣＨＫＩＡ又はＣＨＫＩＢを出力する。この欠陥
検出信号によって、当該する２ビツトデコーダの出力を
トライスティトにし、人力線レベル設定用トランジスタ
（Ｑｔｄトランジスタ）を動作させて、該当する４本の
入力線を一括して“Ｌ”レベルに設定し、入力線の論理
レベルをｄｏｎ’ｔ　ｃａｒｅ状態にする。同時に、該
当する４本の入力線に接続される４個のＧＴＩゲ〜トを
遮断する。以上の試験は試験用クロックＴ３〜Ｔ６によ
ってＧＴＩゲートを遮断にして行なう。上記レベル検出
時に仮に選択された入力線が欠陥のため“Ｌ″レベルス
タツクなっていても、これは入力線の論理レベル力ｄｏ
ｎ’ｔ　ｃａｒｅ状態にあたるため、特に検出する必要
はない。

入力回路部に前述した実施例とは異なる２ビツトデコー
ダを用いることによって、選択された入力線と非選択な
入力との短絡のために、ともに″Ｌ”レベルに縮退する
ならば、前述の０２回路、Ｃ２’回路を次のように構成
することによって入力線短絡欠陥とスタック欠陥を検出
することができる。

すなわち、第ｎ図の実施例の０２回路としては、第ｎ図
において選択された入力線の１Ｌルベルを検出するかわ
りに、この入力線と短絡している非選択な入力線の“Ｌ
″レベル検出すればよいため、レベル検出ＮＯＲ回路部
４００が不要である。一方、前段アレイ部がＮＯＲアレ
イ構成の場合のＣ２′回路としては、第が図に示したＣ
　２’回路において、第ｎ図のレベル検出ＮＯＲ回路部
４００の出力と第２６図のレベル検出ＯＲ回路部４０２
の出力との論理和をＡＮＤゲート４０３に入力した回路
か、または第２６図のＣ２’回路を用いればよい。

以上説明した実施例では０２回路又はＣ２’回路を２ピ
ツ、トデコーダ対応に設け、入力線の欠陥試験と欠陥救
済のための入力線のレベル設定およびＧＴＩゲートの遮
断制御を、２ピツトデコーダ対応に一括して行なった。

しかし、０２回路又はＣ２′回路の設置、欠陥救済のた
めの入力線レベル設定とＧＴＩゲートの遮断制御を入力
線１本対応に行なうとか、複数の２ピツトデコーダ対応
に行なうとか、特に限定はない。

入力線断線欠陥 入力線に断線欠陥が存在する場合はＧＴＩゲート（第１
６図、第１７図、第四図参照）を用いてＡ系、Ｂ系の入
力線を接続すること（二より、互いに他の系から正しい
論理レベルが入力線に供給される。

積項線短絡欠陥 第ｎ図、第四図は入力回路部に１ビツトデコーダを用い
た場合の積項線短絡欠陥の試験と救済についての実施例
である。第ｎ図はＡＮＤアレイー０Ｒアレイ構成であり
、Ｑｍｐトランジスタ、ＧＴ５ゲート、ＧＴ２ゲ〜ト、
ＧＴ４ゲート、０回路、ＲＧ低抵抗よび試験用クロック
Ｔ５．Ｔ６に対して積項線に“ちどり接続″され、積項
線を“Ｈ″レベルチャージアップする積項線チャージア
ップ用トランジスタ（Ｑｏｐ）ランジスタ）よりなる。

第お図はＮＯＲアレイ−ＮＯＲ，アレイ構成で、Ｑｍｄ
　）ランジスタ、ＧＴ２ゲート、ＧＴ４ゲート、Ｄ′回
路、Ｑｓｄトランジスタ、ＲＧ低抵抗よび試験用クロッ
クＴ５．Ｔ６に対して積項線にゝちどり接続”され、積
項線を”Ｌ″レベルディスチャージする積項線ディスチ
ャージ用トランジスタ（ＱＯｄ）ランジスタ）よりなる
。

第ｎ図において、試験用クロックＴ５　ｔ　Ｔ６によっ
て、ＧＴ５ゲートとＧＴ４ゲートを遮断し、入力回路部
の出力をトライスティトにし、Ｑｍｐトランジスタを動
作させて、入力線１０ｉ　ｔ　１０７　、１（ｌｉ＋１
゜１０ｆｉを°Ｈ″レベルにする。さらに試験用クロッ
クＴ５によってＱｏｐ）ランジスタを動作させて、積項
線１１２を°Ｈ″レベルにし、試験用クロックＴ６：：
よって積項線１１．　、１１３を”Ｈ″レベルする。第
゛８図に示した各積項線に付加した０回路において、積
項線１１１　、１１３については、か＼る各々の積項線
のＡＮＤアレイ部出力出力点１点）の論理レベルと試験
用クロックＴ５との論理積をとり、積項線１１２につい
ては、か＼る積項線のＡＮＤアレイ部出力出力点１点）
の論理レベルと試験用クロックＴ６との論理積をとる。

積項線に短絡欠陥が存在するとき、か＼る論理積の結果
は“Ｈ”レベルになるため、０回路でこのレベルをラッ
チし、欠陥検出は号ＣＨＫ４およびＣＨＫ２を発生させ
る。こ゛れらの信号によってＧＴ４ゲートおよびＧＴ２
ゲートを遮断させ、他の系への積項線短絡欠陥の波及を
防止する。さらにＧＴ２ゲートの遮断とＲ（）抵抗１０
０によって積項線短絡欠陥を有する積項線をＬ”レベル
に縮退させる。この”Ｌ”レベルに縮退した積項線にＯ
Ｒアレイ部内でプログラム素子を介して接続される出力
線の論理値は、（１）の入力線・積項線短絡欠陥の場合
と同様に論理和の積項欠落と等価になり、この欠陥を含
む系のＯＲアレイ部出力と欠陥のない他の系のＯＲアレ
イ部出カとのワイヤドＯＲ演算をとることによって、正
しいＰＬＡ出カが得られる。

第四図では試験用クロックＴ５．Ｔ６で入力回路部の出
力をトライスティトにし、ＧＴ４ゲートを遮断させ、Ｑ
ｍｄ　）ランジスタによって入力１１０１゜１０Ｔ　Ｉ
　１０ｉ＋、ｌ　１０菌を１Ｌ″レベルにする。さらに
試験用クロックＴ５でＱｏｄ）ランジスタを動作させて
積項線ｉｔ２を′″Ｌ”レベルにし、試験用クロックＴ
６テ積項線１１１　、１１３を同じく”Ｌ″レベルする
。第９図に示したＤ′回路を用いて、積項線短絡のため
に生じる前段ＮＯＲアレイ部出カ点（８１点）における
″″Ｌ″Ｌ″レベルテし、欠陥Ｍ済検出信号ｃＨＫ２、
ＣＨＫ２′およびｃＨＫ４を発生させる。このＣＨＫ４
信号によってＧＴ４ゲートを遮断させ、他の系への欠陥
波及を防止する。さらにＣＨＫ２信号によってＧＴ２ゲ
ートを遮断させると＼もにＣＨＫ２’［号によってＱｓ
ｄトランジスタを動作させ、当該欠陥の積項線を１Ｌ″
レベルに縮退させることにより、第ｎ図の場合と同様に
正しいＰＬＡ出カが得られる。

以上の試験は、前段アレイ部および後段アレイ部におけ
る積項線短絡欠陥を試験するために、他の欠陥救済によ
ってＧＴ２ゲートが遮断していない限り、ＧＴ２ゲート
を導通状態にして行なう。

なお、第ｎ図、第四図において、前述した＋１１　、　
ｆ４＋の場合の欠陥救済のために、すでにＧＴ２ゲート
が遮断されている時は、後段アレイ部内の積項線に短絡
欠陥が存在していても、試験用クロ・ツクＴ５゜Ｔ６を
用いた第２７図、第あ図の試験では検出できない。しか
し、が＼る積項線短絡欠陥があっても、（１）又は（４
）の場合の欠陥救済のための欠陥検出信号ＣＨＫ２．Ｃ
ＨＫ４によってＧＴ２ゲートおよびＧＴ４ゲートが遮断
され、積”項線短絡欠陥を有する積項線は、ＲＧ低抵抗
よって又は欠陥検出信号Ｃ）（Ｋ２’で動作するＱｓｄ
トランジスタによって゛Ｌ″レベル縮退され、かがる積
項線短絡欠陥は救済される。

なお、入力回路部に２ビツトデコーダを用いた時の積項
線短絡欠陥に対しては、前記した試験用クロックＴ５．
Ｔ６をＴ７．Ｔ８に各々置き換えて考えればよい。また
、この積項線短絡欠陥の試験によって（１）の欠陥のほ
とんどが検出できるため、場合によっては試験用クロッ
クＴ１を用いた（１）の試験は該積項線短絡欠陥の試験
で代用してもよい。

積項線断線欠陥 積項線からＧＴ４ゲートへの取り出し点（第ｎ図、第あ
図における８５点）より前段アレイ部側の積項線に断線
がある時、前段アレイ部のプログラム素子の欠落と等価
になる。つまり後段アレイ部の入力点（８２点）におけ
る積項線の積項値は、かかる断線欠陥のない時に比べｄ
ｏｎ’ｔ　ｃａｒｅの項を含むことになるが、次の１前
段アレイ部のプログラム素子欠落欠陥″で説明するＧＴ
４ゲートを用いて、欠陥のない他の系の対応する積項線
と接続することによって救済される。一方、か＼る取り
出し点（Ｓｓ点）より後段アレイ部側の積項線に断線が
あるならば、第６図、第ｎ図、第四図に示したＲＧ抵抗
１００（二よって積項線を＠Ｌ”レベルに縮退させて救
済できる。ＲＧ低抵抗積項線負荷用抵抗（Ｒｖ低抵抗１
０３または積項線負荷用トランジスタ（ＱＬＡ　）ラン
ジスタ）１０４の直流オン抵抗より充分大きな値にする
。

前段アレイ部のプログラム素子欠落欠陥１２９図、第３
０図は各々ＡＮＤアレイーＯＲアレイ構成、Ｎ０Ｆｔア
レイ−ＮＯＲアレイ構成における前段アレイ部のプログ
ラム素子欠落欠陥を救済する一実施例である。か＼るプ
ログラム素子の欠落した積項線は、Ａ系の積項線とこれ
に対応するＢ系の積項線とを積項線相互接続ゲート（Ｇ
Ｔ４ゲート）で接続することによって、Ａ系、Ｂ系とも
同じ積項値が得られ救済できる。さらに（５）の場合の
入力線短絡欠陥および入力回路部の出力レベルのスタッ
ク欠陥の救済のために入力線の論理レベルをｄｏｎ’ｔ
　ｃａｒｅ状態（＝設定したが、これによって起こる積
項線への等何曲なプログラム素子の欠落も、同じ＜（）
Ｔ４ゲートを導通することによって救済される。

一方、（４）の場合の後段アレイ部のプログラム素子短
絡欠陥および積項線と出力線の短絡欠陥、または（７）
の場合の積項線の短絡欠陥があるときは、Ａ系又はＢ系
のか＼る欠陥又は欠陥救済のために施した対策が、ＧＴ
４ゲートを通して他の系へ波及してはいけない。仮りに
ＧＴ４ゲートが導通していることによって、か＼る欠陥
又はその対策が他の系へ波及する例を第３１図、第３２
図１−示す。

第３１図はＢ系の積項線１１′１と出力線１２′１が短
絡している場合を示す。第３１図で、積項線１１１，１
１２の積項値が各々“Ｈ”レベル、“Ｌ″レベル時、か
かる短絡欠陥がなければ、Ａ系の出力ｆ２Ａは正しく“
Ｌ”レベルを出力する。しかし積項線１１′１と出力線
１２′１との短絡のために救済対策として施された積項
線レベル設定用トランジスタ（Ｑｓｄ　）ランジスタ）
による積項線１１′１の１Ｌ”レベルカ、ＧＴ４ゲート
５００を通して積項線１１１の′″Ｈ″Ｈ″レベル″レ
ベル変え、Ａ系の出力ｆ２Ａは誤まって”Ｈ”レベルに
なる。第３２図はＢ系の積項線１１’ｌｅ　１１’２が
互いに短絡している場合を示す。第３２図で、積項線１
１．　、　＋１１２の積項値が各々“Ｈ″レベル′Ｌ″
レベルの時、欠陥のないＡ系の積項線１１１は、積項線
１１２→ＧＴ４ゲ一ト５０１→積項線短絡５０２→ＧＴ
４ゲート５００を通して積項線１１２の“Ｌ″レベル影
響をうけ、゛Ｌ″レベルになる。このため、正しくは＠
Ｈ”レベルである出力ｆＩＡ　、　　ｆＩＢはともに１
Ｌ”レベルになる。

以上の例からも明らかなように、か＼る欠陥の他の系へ
の波及を防止するために、０回路またはＤ′回路からの
欠陥検出信号ＣＨＫ４ＡまたはＣＨＫ４Ｂを用いてＧＴ
４ゲートを遮断しなければならない。第四図、第３０図
のＣＧ４回路は、それを制御するためのもので、第３３
図にその構成例を示す。

第２９図において、ＡＮＤアレイ部の入力線と積項線の
短絡欠陥試験のときは、（１）の場合の第６図（＝示し
たように、ＧＴ２ゲートを導通状態にシて試験するため
、Ａ系又はＢ系のいずれか一方に欠陥があると、この欠
陥によって他の系に欠陥状態が波及してしまう。したが
って、ＧＴ４ゲートを遮断して、この波及を防止する必
要がある。さらに（４）の場合の第１４図に示した積項
線と出力線の短絡欠陥試験および（７）の場合の第２７
図に示した積項線短絡欠陥試験のときも、同じ理由でＧ
Ｔ４ゲートを遮断する必要がある。したがって、かかる
遮断を行なうため（１第８図の０回路において、入力回
路部が１ピツトデコーダの時は試験用クロックＴ１　ｓ
　Ｔ２　ｓ　Ｔ３　＋　Ｔ４　＋　Ｔ５　ｔ　Ｔ６　、
入力回路部が２ビツトデコーダの時は試験用クロックＴ
Ｉ、Ｔ２゜Ｔ３．Ｔ４．Ｔ７．Ｔ８によって欠陥検出信
号ＣＨＫ４ＡおよびＣＨＫ４Ｂを一時的（二１Ｌ”レベ
ルにする。一方、第（９）図において、（１）の場合の
前段ＮＯＲアレイ部の入力線と積項線の短絡欠陥試験は
ＧＴ２ゲートを遮断して行なうため、ＧＴ４ゲートの遮
断は不要であるが、（４１の場合の第１５図（−示した
積項線と出力線の短絡欠陥試験および（７）の場合の第
ｙ図に示した積項線短絡欠陥試験のときはＧＴ４ゲート
を遮断する必要がある。したがって、か＼る遮断を行な
うために第９図（＝示したＤ′回路において、第８図の
０回路と同様に、試験用クロックＴ１．Ｔ３．Ｔ４．Ｔ
５．Ｔ６又はＴ１．Ｔ３．Ｔ４゜Ｔ７．Ｔ８によって欠
陥構出信号ＣＨＫ４ＡおよびＣＨＫ　４　Ｂを一時的に
”Ｌ”レベルにする。

以上、第２９図、第３０図の実施例では、Ａ系およびＢ
系の各々の０回路又はＤ′回路の出力ＣＨＫ４Ａ、ＣＨ
Ｋ４Ｂを第３３図１＝示した積項線相互接続ゲート制御
回路（ＣＧ４回路）で論理積をとってＧＴ４ゲートを制
御したが、別な実施例として第３４図に示すように、Ｃ
Ｇ４回路を用いないでＡ系の０回路又はＤ′回路の出力
で直接制御する積項線相互接続ゲート（ＧＴ４Ａゲート
）とＢ系の０回路又はＤ′回路の出力で直接制御する積
項線相互接続ゲート（ＧＴ４Ｂゲート）を各々設ける構
成でもよい。

後段アレイ部のプログラム素子欠落欠陥後段アレイ部の
プログラム素子の欠落欠陥は、後段アレイ部を２重化し
、かつ各々の後段プレイ部出力を論理和演算することに
よって救済される。

（■）実施例の変形例の説明 以上の実施例（二おいては、第８図の０回路、第９図（
７）ＤＩ回路の出力信号ＣＨＫ２で積項線自己接続用ゲ
ート（、ＧＴ２ゲート）を制御し、か＼る出力は号ＣＨ
Ｋ４で積項線相互接続用ゲート（ＧＴ４ゲート）を制御
してき゛た。しかし、これらとは異なる本発明の実施例
を第３５図〜第３９図（−示す。

第３５図と第３６図は、第８図の０回路を試験によって
欠陥を検出してラッチし、その検出結果によってゲート
の遮断を制御する回路（ＤＸ回路）と、試験時に一時的
にゲートを遮断させる回路（ＤＹＭ路）に分割した時の
各々の回路を示す。第３７図、第３８図は、第９図のＤ
′回路を試験結果によってゲートの遮断を制御する回路
（ＤＸ’回路）と、試験時にゲートを一時的に遮断させ
る回路（′ＤＹ′回路）（二分割した時の各々の回路を
示す。第３９図は、各積項線上の積項線自己接続ゲート
としてＤＸ回路又はＤＸ’回路で制御するＧＴ２Ｘゲー
トとＤＹ回路又はＤＹ’回路で制御するＧＴ２Ｙゲート
と、Ａ。

Ｂ２つの系の積項線を結合する線上の積項線相互接続ゲ
ートとして各基当りＤＸ回路又はＤＸ’回路で制御する
＜１）Ｔ４ＸゲートとＤＹ回路又はＤＹ’回路で制御す
るＧＴ４Ｙゲートよりなる。この実施例では複数のＧＴ
２Ｙゲートおよび複数のＧＴ４Ｙゲートを１つのＤＹ回
路又はＤ　Ｙ’開回路一括して制御できる。

さら（１以上の実施例においては、第８図、第９図、第
３５図、第３７図に示した積項線レベル検出ラッチ回路
（０回路、Ｄ′回路、ＤＸ回路、Ｄ　Ｘ’回路）を各積
項線対応に設けたが、レベル検出部２００１　、　’２
００ｚ　、　２００ｇ　、　２００１ｏを各積項線対応
（−設け、レベルラッチ回路部２０１１　、２０１２　
、２０１９．２０１１ｏを複数の積項線に対して１個を
割りつけ、かかる複数の積項線中、１本以上の積項線（
二欠陥が存在するときは、か＼る複数の積項線を一括し
て遮断する構成も可能である。同じ事は入力線レベル検
出ラッチ回路（Ｃ１回路、０１′回路）、出力線レベル
検出ラッチ回路（二ついてもいえる。

また、以上の各実施例（二おけるレベルラッチ回路とし
てＲＳラッチ回路を示したが、特にリセット信号の不要
な非バランス形の４トランジスタ（うち２つのトランジ
スタは負荷）；＝よるフリップフロップ回路や、ＲＯＭ
を用いてもよく、特にレベルラッチ回路の形式は限定し
ない。

また、以上の実施例において、試験用クロックＴ】〜Ｔ
８を供給する配線をＡ系とＢ系で一部共通化して示した
が、Ａ系とＢ系を全く独立に設けてもよい。またＡ系、
Ｂ系を同時刻に試験せずに別々の時刻に試験を行なって
もよい。

次に、種々の欠陥を試験し、救済する本発明のＰ　Ｌ　
Ａでは、ＰＬＡを実現する集積回路の構造上から、特に
発生しない欠陥、又は発生確率の低い欠陥に関しては、
以上の実施例で示した試験および欠陥救済回路部の一部
を省略することも可能である。例えばＮＯＲアレイ−Ｎ
ＯＲアレイ構成において、積項線断線欠陥を考慮する必
要がない場合はＲＧ低抵抗除去することが可能である。

また、本発明の実施例のＡＮＤアレイ−ＯＲアレイ構成
において、積項線負荷用抵抗（Ｒｖ低抵抗をＰＬＡ試験
と欠陥救済時およびＰＬＡ動作時にオンさせる積項線負
荷用トランジスタに代替えしてもよい。

また、本発明の実施例で後段アレイ部のＯＲアレイ構成
のプログラム素子は主としてダイオードを用いて示した
が第４０図のようにｎｐｎバイポーラトランジスタを用
い、エミッタホロア構成にしてもよい。

また１２本発明の実施例において、入力回路部が１ビツ
トデコーダ又は２ビツトデコーダが複数個から構成され
る場合を示したが、２ビット以上のデコーダで構成して
もよい。この場合の入力線短絡欠陥および入力回路部の
出力スタック欠陥は実施例で示した２ビツトデコーダの
場合と同様な方法で試験および欠陥救済される。

また、以上の実施例では前段アレイ部−後段アレイ部の
論理構成として、ＡＮＤアレイ−ＯＲアレイ構成、ＮＯ
Ｒアレイ−ＮＯＲアレイ構成の２種類のアレイ構成を取
り上げ説明してきた。しかし、前段アレイ部には第４１
図に示すように、前述した前段ＮＯＲアレイ構成と積項
線の出力（二否定演算を施して構成したＯＲアレイ構成
を用い、後段アレイ部には第４２図に示すように、プロ
グラム素子としてダイオード等を適用したＡＮＤＮＯア
レイを用いた場合においても、前述の実施例で示したと
同様に試験および欠陥救済が可能である。

次に、以上の本発明の実施例では、アレイ部の名称をす
べて正論理表現をとって記述した。しがし、”Ｈ″レベ
ルヲ論理値“０”に、“Ｌ”レベルヲ論理値“１″に対
応させた負論理を適用すると、前述のＡＮＤアレイ部で
行なわれる論理積演算は論理和演算になり、ＯＲアレイ
部で行なわれる論理和演算は論理積演算、ＮＯＲアレイ
部で行なわれるＮＯＲ，論理演算はＮＡＮＤ論理演算に
なる。例えば正論理で表現したＮＯＲアレイ−ＮＯＲ，
アレイ構成では、ｎチャネルＭＯＳトランジスタ等を用
い、かつ電源ＶＤには正電源を用いて構成され、前段ア
レイ部の演算−後段アレイ部の演算はＮＯＲ論理演算−
ＮＯＲ論理演算になる。か＼る構成では前述した「入力
線、積項線、出力線を１Ｌ＃レベルにディスチャージす
る」とは“Ｈ″レベル論理値”１″）＝正電位を“Ｌ″
レベル論理値”０″）＝零電位にすることである。が＼
るアレイ構成において、ｎチャネルＭＯ８）ランジスタ
等を用い、かつ電源ＶＤには正電源を用いて負論理を適
用すると、かかる構成ではＮ　Ａ、　Ｎ　Ｄ論理演算−
ＮＡＮＤ論理演算が行なわれ、前述の実施例で示した「
入力線、積項線、出力線をＬ”レベルにディスチージす
る」、ことは、この負論理においても上記正論理と同様
に「″′Ｌ″レベルにディスチャージする」と考えれば
よいが、これは”Ｈ”レベル（論理値”０”）＝正電位
を“Ｌ”レベル（論理値”１”）＝零電位にすることを
意味する。一方、前述の正論理で表現したＮＯＲアレイ
−ＮＯＲアレイ構成において、ＰチャもルＭＯ８）ラン
ジスタを用い、かつ電源ＶＤに負電源を用いて正論理を
適用すると、々ＡＮＤ論理演算−ＮＡＮＤ論理演算が行
なわれる。この場合、前述の実施例で示した「入力線、
積項線、出力線を１Ｌ″ルベルにディスチャージする」
を「１Ｈ”レベルにディスチャージする」と置き換えて
考えればよく、これは“Ｌ”レベル（論理値”０″）＝
負電位を゛Ｈ″レベル（論理値”１″）＝零電位にする
ことを意味する。さらに、前述の正論理で表現したＮＯ
Ｒアレイ−ＮＯＲアレイ構成において、ＰチャネルＭＯ
Ｓトランジスタを用い、がっ電源ｖＤに負電源を用いて
負論理を適用すれば、ＮＯＲ論理演算−ＮＯＲ論理演算
が行なわれ、この場合も前述の実施例で示した「入力線
、積項線、出力線を”Ｌ″レベルディスチャージする」
は［′″Ｈ”レベルにディスチャージする」と置き換え
て考えればよく、これは１Ｌ＃レベル（論理値”１’）
＝負電位を“Ｈ”レベル（論理値“０＃）＝零電位にす
ることを意味する。このように、ＰチャネルＭＯＳトラ
ンジスタを適用した場合は、前述の実施例で示した“Ｈ
″レベル“Ｌ＃レベルに、”Ｌ”レベルヲ“Ｉ］″レベ
ルに置き換えて考えればよい。同じく、前述のＡＮＤア
レイ−ＯＲアレイ構成の実施例において、各部の論理レ
ベルは電源ＶＤに＠Ｈ＃レベルの電位を有する電源を用
いた場合のレベルとして説明した。しかし、電源ＶＤ＋
’：、”レレベルの電位を有する電源（例えば負電源）
を用いた場合は、前述のＡＮＤアレイ−ＯＲアレイ構゛
成の実施例；：おいて前段および後段のアレイ部のプロ
グラム素子の極性を反転して接続し、前述の実施例で示
した１［１”レベルヲ”Ｌ”レベルに、＠Ｌ”レベルヲ
”Ｈ’レベルに置き換えて考えればよい。さらにＯＲア
レイ−ＡＮＤＮＯアレイにおいても同様である。

（Ｖｌ）　　効果の説明 以上説、明したように、本発明によれば、ＰＬＡの各部
に欠陥が存在した場合でも、５ないし８種の試験用クロ
ックを用いて５〜８クロツクの短い時間で欠陥を含む系
からの出力レベルをフェイルセイフ側に縮退させたり、
等測的に後段アレイ部のプログラム素子欠落状態にでき
、２重化された２つの系の出力をワイヤドＯＲ論理演算
をとることによって正しい論理演算出力を得ることがで
きる。したがって、欠陥が他の良品部へ波及することを
防止したり、欠陥部の動作を停止させるなどの不活性化
方法や、欠陥部の機能を救済するための代替部への切替
方法などを全く意識せずに、正しい出力が得られるため
に、本発明のＰＬＡでは、製造時の試験が容易（１短時
間で行なえ、かつ製造歩留りの著しい向上が期待され、
ＰＬＡの大規模化の実現が可能になるとともにＰＬＡの
低価格化が期待できる。

【図面の簡単な説明】

第１図は従来のＰＬＡの基本構成を示すブロック図、第
２図はＡＮＤアレイ−ＯＲアレイ構成の具体的なＰＬＡ
の構成例を示す図、第３図はＮＯＲアレイ−ＮＯＲアレ
イ構成の具体的なＰＬＡの構成例を示す図、第４図は本
発明に従うＰＬＡの実施例を示す図、第５図は本発明に
用いる試験用クロックのタイムチャートとこれらのクロ
ックが適用される欠陥の種類を示す図、第６図と第７図
は前段アレイ部のプログラム素子短絡欠陥および入力線
と積項線の短絡欠陥を試験し救済する実施例を示す図、
第８図と第９図は積項線レベル検出ラッチ回路の構成例
を示す図、第１０図と第１１図は後段アレイ部の出力線
短絡欠陥を試験し救済する実施例を示す図、第１２図と
第１３図は出力線レベル検出ラッチ回路の構成例を示す
図、第１４図と第１５図は後段アレイ部のプログラム素
子短絡欠陥および積項線と出力線の短絡欠陥を試験し救
済する実施例を示す図、第１６図と第１７図は入力線の
短絡欠陥および入力回路部の出力スタック欠陥を試験し
救済する実施例を示す図、第１８図と第１９図は入力線
レベル検出ラッチ回路の構成例を示す図、第四図はトラ
イスティト形１ビットデコーダの構成例を示す図、第２
１図は入力線相互接続ゲート制御回路の構成例を示す図
、第ｎ図は入力線の短絡欠陥および入力回路部の出力ス
タック欠陥を試験し救済する他の実施例を示す図、第ｎ
図は２ビツトデコーダ使用のときの入力線レベル検出ラ
ッチ回路の構成例を示す図、第２４図はトライスティト
形２ピットデコーダの構成例を示す図、第６図は入力線
相互接続ゲート制御回路の構成例を示す図、第が図は２
ビツトデコーダ使用のときの入力線レベル検出ラッチ回
路の他の構成例を示す図、第γ図と第四図は積項線の短
絡欠陥を試験し救済する実施例を示す図、第２９図と第
１図はプログラム素子の欠落欠陥を試験し救済する実施
例を示す図、第３１図と第３２図は本発明による積項線
相互接続ゲートを用いない時の欠陥の他系への悪影響を
説明する図、第３３図は積項線相互接続ゲート制御回路
の構成例を示す図、第３４図はプログラム素子の欠落欠
陥を試験し救済する他の実施例を示す図、第３５図乃至
第３８図は積項線レベル検出ラッチ回路の他の実施例を
示す図、第３９図はこれらの回路と積項線自己接続ゲー
ト、積項線相互邊続ゲートとの接続関係を示す図、第４
０図は後段アレイ部の他のＯＲアレイ構成例を示す図、
第４１図は０Ｒ−ＡＮＤアレイ構成における前段ＯＲア
レイ部を示す図、第４２図は同じ＜０Ｒ−ＡＮＤアレイ
構成における後段ＡＮＤアレイ部を示す図である。 １＋１１ｔ１２・・・入力回路部、２＋　２１　ｅ　２
２・・・前段アレイ部、３＋３１＋３２’・・後段アレ
イ部、４・・・出を回路部、５１＊　５２ｔ　６ｔ　７
１＋　７２＋　８゜９１．９２・・・試験および欠陥救
済回路部、１０．１０ｉ　。 １０＝　、　１０ｉ＋１．１０笛、１０宜〜１０コ、１
０＝石。 〜１〇四　・・・入力線、１１　、１１．　、１１２　
、１１３゜１１’１　、１１’２・・・積項線、１２　
、１２．　、１２２　、１２３゜１２’ｌ　、　１２’
２・・・出力線、１００　、１００１　、１００２・・
・積項線接地用抵抗、１０１１　、１０１２・・・出力
線接地用抵抗、１０２　、１０２１　、１０２２・・・
出力線負荷用トランジスタ、１０３・・・積項線負荷用
抵抗、１０４−・・積項線負荷用トランジスタ、２００
１〜２００６　、２００９゜２００　、、・・・レベル
検出部、２０１１〜２０１８・・・レベルラッチ回路部
、３００・・・トライスティト形２ビットデコーダ、４
００・・・レベル検出ＮＯＲ回路部、４０１・・・レベ
ル検出ＡＮＤ回路部、４０２・・・レベル検出ＯＦＬ回
路部、４０３・・・ＡＮＤゲート、５００　、５０１−
・・積項線相互接続ゲート、５０２・・・積項線短絡欠
陥個所。 代理人　弁理士　鈴　木　　　誠 第１！！Ｉ 第５図 ｓ６図 第７図 ｓ８図 第９図 第１２図 第１３図 ｅｓｅｔ ＣＨに３′　　（０「ｐトランジスタへ）（ＧＴ３ケー
トへ） 第１８図 第１９図 １２０図 ｎ 第２１図 く釦　ぐ □　り 第２５　＠ 第２６■ 第２７　＠ す 第３６ｍ 第３７！！ 第３８！Ｉ １ 第３９■ −２ 第４０　ＩＩ

Claims (1)

1. 【特許請求の範囲】 １、複数入力をデコードする複数個のデコーダよりなる
   入力回路部と該入力回路部の出力を次段に伝える複数の
   入力線と該入力線上の論理レベルに対して第１の論理演
   算を行なう前段アレイ部と該前段アンイ部の演算結果を
   次段に伝える複数の積項線と該複数の積項線上の演算結
   果を入力して第２の論理演算を行ない複数の出力線に演
   算結果を出力する後段アレイ部との各々を２重化し、該
   ２重化した各々の後段アレイ部からの出力線を直接接続
   すると共に、該各部（二おける欠陥の有無を試験および
   救済する回路として、入力線に対しては入力線チャージ
   アップもしくはディスチャージ用トランジスタ、入力線
   レベル検出ラッチ回路、入力線レベル設定用トランジス
   タ、入力線相互接続ゲート、入力線相互接続ゲート制御
   回路、積項線Ｃ二対しては積項線チャージアップ用トラ
   ンジスタ、積項線ディスチャージ用トランジスタ、積項
   線レベル検出ラッチ回路、積項線レベル設定用トランジ
   スタ、積項線相互接続ゲート、積項線自己接続ゲート、
   積項線接地用抵抗、出力線に対しては出力線チャージア
   ップもしくはディスチャージ用トランジスタ、出力線レ
   ベル検出ラッチ回路、出力線レベル設定用トランジスタ
   、出力線自己接続ゲートのすべて又は一部をそなえるこ
   とを特徴とする論理アレイ装置。 ２　前記前段アレイ部で行なう第１の論理演算は論理積
   又は論理和演算であり、前記後段アレイ部で行なう第２
   の論理演算は論理和又は論理積演算であることを特徴と
   する特許請求の範囲第１項記載の論理アレイ装置。 ３、前記前段アレイ部で行Ｔう第１の論理演算はＮＯＲ
   又はＮＡＮＤ演算であり、前記後段アレイ部で行なう第
   ２の論理演算もＮＯＲ又はＮＡＮＤ演算であることを特
   徴とする特許請求の範囲第１項記載の論理アレイ装置。