JPH0845299A - 半導体記憶装置及びメモリセルのｄｃ電流不良検出方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルのＤＣ電流不良の詳細を判定可能
にする半導体記憶装置を提供する 【構成】 メモリマット２１０のメモリセル電源配線４
００をメモリマット毎に個別化し、それらメモリセル電
源配線を半導体記憶装置全体で利用される電源線４０３
から分離し、メモリマットのメモリセル電源配線４００
を選択的にメモリセル電流測定用のテスト用電源配線４
０１に接続し、当該電源配線４０１に種々の電圧ＶＭＣ
Ｃを印加したときの電流を測定することにより、上記電
源配線４０１に接続された上記メモリブロック内のＤＣ
電流不良内容を詳細に解析できるようになる。したがっ
て、メモリセルのＤＣ電流不良に基づいて効率的に欠陥
救済を施すことが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセル部分に不具
合がある場合、この不具合部分を、予備のメモリセル部
分に置き換えて救済可能な半導体記憶装置、さらにはそ
のような救済対象徒されるメモリセルのＤＣ電流不良を
検出する方法に係り、例えば、高効率な欠陥救済に好適
なスタテック型ランダムアクセスメモリ（ＳＲＡＭ）に
関するものである。

【０００２】

【従来の技術】現在、半導体記憶装置は集積度向上及び
チップ面積の増大にともない、さまざまな原因による不
良が高確率で発生するようになり、歩留りの低下をまね
いている。この問題を解決するための手段として、従来
より不良メモリセル部分の救済技術が、必須のものとな
っている。この技術は正規のメモリセルの他に、予め予
備のメモリセルを備えておき、検査工程において正常に
動作しない不良メモリセルが明らかとなった場合、上記
の予備メモリセルを、正常に動作しない不良メモリセル
の代わりに使うというものである。ところで、検査工程
における不良メモリセルの発見手法としては一般的に、
二種類の方法が採られてきた。第１の手法は、正規のデ
コーダによって、正規のメモリセルを選択し、この選択
されたメモリセルにデータを記憶させ、その後再び同一
のメモリセルを選択しデータを読み出し、読み出された
データが正しいか或は誤っているかで発見する手法であ
る。第２の手法は、例えば特開昭５９−８７８５２号や
特開平３−１８９９９２号に記載されているように、メ
モリセルをワード線又はデータ線単位で選択的に電源か
ら分離あるいは接続した状態で電源の電流を検出してメ
モリセルの良否を判定させようとするものである。

【０００３】

【発明が解決しようとする課題】しかしながら、上記第
１の手法では例えばメモリセルにおける直流的な不良の
詳細を判定することが難しい。また、上記第２の手法の
ように電源電流の変動量より不良メモリセルを発見する
技術を以ってしても、メモリマットだけでなく周辺回路
部分での不良によるリーク電流などの影響も重なったり
して、メモリセルの電源電流が過大であるような不良の
詳細内容まで把握するのは困難であることが本発明者に
よって見い出された。このために前記第１の手法及び第
２の手法で発見された不良メモリセルを、その不良原因
に応じて最適な救済方法に振り分けることができない。
例えば、メモリマット内においてメモリセルの高電位側
電源がワード線や他方の低電位側電源にショートしたり
する不良に対しては、メモリマット単位での冗長への置
き換えが行われなければならないとき、高電位側電源と
データ線とのショートに対しては、それが明らかであれ
ばカラム単位での救済で対処できる場合もある。しかし
ながら、例えば上記両者の不良形態の区別を容易にでき
ないときに、メモリマット全体規模で冗長への置き換え
が頻繁に行われると、他の欠陥部分を救済するための冗
長が用い尽くされてしまう事態が発生される。その結果
として、有限な冗長への置き換えに無駄を生じて救済で
きないメモリセルが残ってしまうという虞のあることが
明らかにされた。さらに、上記従来の欠陥救済技術にお
いては、ワード線やデータ線単位で不良メモリセルを電
源から継続的に分離する手段としてのヒューズの数が多
くなり、チップ面積が増大するという点も見い出され
た。

【０００４】本発明の目的は、メモリセルのＤＣ電流不
良の詳細を判定可能にする半導体記憶装置を提供するこ
とにある。本発明の別の目的は、メモリセルのＤＣ電流
不良に基づいて効率的に欠陥救済を施すことが可能な半
導体記憶装置を提供することにある。本発明の更に別の
目的は、メモリセルのＤＣ電流不良救済のために必要な
ヒューズによるチップ占有面積を少なくできる半導体記
憶装置を提供することにある。本発明のその他の目的
は、メモリセルのＤＣ電流不良の詳細を容易に判定可能
にするＤＣ電流不良検出方法を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、本発明に係る半導体記憶装置
は、複数個のカラム救済単位アレイ（２１１）を含み、
各カラム救済単位アレイはマトリクス配置された複数個
のメモリセル（２１５）を備え、メモリセルは各カラム
救済単位アレイに共通とされるワード線（２１３）に選
択端子が結合され、データ線（２１６）にデータ端子が
結合された、複数個の第１のメモリマット（２１０）
と、上記第１のメモリマットにおいて救済されるべきカ
ラム救済単位アレイを代替するための複数個の冗長カラ
ム救済単位アレイ（３１１）と、上記救済されるべきカ
ラム救済単位アレイに対するアクセスを所定の冗長カラ
ム救済単位アレイに代替させるための手段と、を含んで
成る半導体記憶装置を対象とする。このとき、各第１の
メモリマットは夫々に固有のメモリセル電源配線（４０
０）を有し、夫々のメモリセル電源配線を第１の電源配
線（４０３）に共通接続するための第１の接続態様と、
各メモリセル電源配線を第１の電源配線から分離し且つ
選択的に一つのメモリセル電源配線に第２の電源配線
（４０１）を接続するための第２の接続態様とを選択制
御する電源制御手段（５００，５００Ｒ）を設け、第２
の電源配線をそれ固有の外部端子（４０２）に結合し、
第１の電源配線をその他の回路と共用される電源端子
（４０４）に結合して成るものである。

【０００８】上記手段は、作用の項目で説明するように
メモリマット単位でメモリセルのＤＣ電流不良の態様を
検出可能にする。冗長部分に対しても同様にＤＣ電流不
良態様を検出可能にするには、上記複数個の冗長カラム
救済単位アレイ（３１１）は、夫々マトリクス配置され
た複数個のメモリセル（２１５Ｒ）を備え、該メモリセ
ルは各冗長カラム救済単位アレイに共通とされるワード
線（２１３Ｒ）に選択端子が結合され、データ線（２１
６Ｒ）にデータ端子が結合された、第２のメモリマット
（３００）を構成する。第２のメモリマットはそれ固有
のメモリセル電源配線（４００Ｒ）を有する。更に、上
記電源制御手段は、上記第１の接続態様において第２の
メモリマットのメモリセル電源配線（４００Ｒ）を第１
の電源配線（４０３）に共通接続し、更に、第２のメモ
リマットのメモリセル電源配線（４００Ｒ）を第１の電
源配線から分離し且つ選択的に上記第２のメモリマット
のメモリセル電源配線に第２の電源配線（４０１）を接
続するための第３の接続態様を選択制御可能なものとす
る。

【０００９】メモリマットのＤＣ電流不良の存否を第１
及び第２のメモリマット全体を単位として判定可能にす
るには、上記電源制御手段は、第１乃至３の接続態様の
他に、各メモリセル電源配線を第１の電源配線（４０
３）から分離し全てのメモリセル電源配線（４００，４
００Ｒ）に第２の電源配線（４０１）を接続するための
第４の接続態様を選択可能なものとする。

【００１０】ロウ救済も可能にするには、上記第１のメ
モリマットに設けられた複数のワード線の一部はその他
のワード線における救済されるべきワード線を代替する
ための救済用ワード線とされ、当該救済されるべきワー
ド線を救済用ワード線に代替させる手段を更に設ければ
よい。

【００１１】電源制御手段は、第１のメモリマットのメ
モリセル電源配線に一対一対応で接続されて設けられた
第１の電源制御回路（５００）と、第２のメモリマット
のメモリセル電源配線に一対一対応で接続されて設けら
れた第２の電源制御回路（５００Ｒ）とによって構成で
きる。このとき、各電源制御回路は、それに接続される
メモリセル電源配線を第１の電源配線に接続するための
第１のスイッチ状態と、該メモリセル電源配線を第２の
電源配線に接続するための第２のスイッチ状態と、該メ
モリセル電源配線を第１及び第２の電源配線に非接続と
するための第３のスイッチ状態とを選択するスイッチ手
段（５１０，５１１と５１０Ｒ，５１１Ｒ）を含み、夫
々の第１及び第２の各電源制御回路には、全てのスイッ
チ手段に第１のスイッチ状態を指示し、また、選択的に
一つのスイッチ手段に第２のスイッチ状態を指示し残り
のスイッチ手段に第３のスイッチ状態を指示し、或は、
全てのスイッチ手段に第２のスイッチ状態を指示するた
めの制御情報（１１０，１１１，ＭＡＴＡＬＬ，ＬＫＣ
ＨＫ，ＲＹＴＳＴ）を与えるための制御信号線が接続さ
れて成る。

【００１２】致命的なショート不良を有するメモリマッ
トに対する電源の供給を停止してチップ全体が不良とな
るのを回避可能にするには、上記スイッチ手段と第１の
電源配線との間に、当該第１のスイッチ手段に対応され
るメモリマットが被救済とされるべきものである場合に
切断状態にされるプログラムリンク（５１２）を設ける
とよい。

【００１３】上記半導体記憶装置におけるメモリセルの
ＤＣ電流不良検出に当たっては、第１の電源配線には半
導体記憶装置全体で共通の電源を与えた状態において、
第１の接続態様における半導体記憶装置のスタンバイ電
流と第４の接続態様におけるスタンバイ電流との相違に
基づいて一対の電源に貫通するメモリセルのＤＣ電流不
良の有無を判定する処理と、第１の電源配線には半導体
記憶装置全体で共通の電源を与え、第２の電源配線には
第１の電源配線に与えられる電源に対して電位差を持つ
テスト用電源を与えた状態において、第４の接続態様に
おいて第２の電源配線に流れる電流の向きによってメモ
リセル電源配線とデータ線とのリークの可能性を判定す
る処理と、を含む処理を採用する。

【００１４】

【作用】上記した手段によれば、半導体記憶装置の検査
時にメモリマット毎のメモリセル電源配線をメモリセル
電流測定用の第２の電源配線に接続することは、メモリ
セル電源配線に流れる電流のみを正確に測定可能にす
る。また、第２の電源配線は、他の第１の電源配線から
は独立しているため印加電圧も自由で、この事が不良部
の電圧電流特性も測定可能にする。これにより、ＤＣ電
流不良の詳細を判定可能になる。

【００１５】メモリセル電源配線をメモリマット単位で
個別化し、第１の電源配線から選択的に分離、接続可能
にすることは、ワード線やデータ線単位でメモリセル電
源の供給の可否を制御する多数のヒューズを要せず、ヒ
ューズによるチップ面積の増大を最少限に抑える。

【００１６】

【実施例】

〔１〕ＳＲＡＭの全体構成 図３には本発明の一実施例に係るＳＲＡＭ１００の全体
ブロック図が示される。このＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術により単結晶シ
リコンのような１個の半導体基板１００に形成されて成
る。このＳＲＡＭは、多数のメモリセルが８個のメモリ
ブロック２００に分かれて配置されていると共に、冗長
メモリアレイ（予備メモリセルアレイ）からなる２個の
冗長メモリブロック３１０が配置されている。夫々のメ
モリブロック２００は１６個（＃０〜＃１５）のメモリ
マット２１０に分割され、夫々の冗長メモリブロック３
００は２個（＃０´，＃１´）の冗長メモリマット３１
０に分割される。夫々のメモリマット２１０及び冗長メ
モリマット３１０の詳細は後述するが、それぞれは８個
のカラム救済単位アレイ（２１１）に分割されている。
そして、一つの外部入出力Ｉ／Ｏ（１ビット）に対応し
て一つのカラム救済単位アレイが選択されるようになっ
ている。すなわち、本実施例に従えば、外部からアドレ
ス信号が供給されると、それに対応される一つのメモリ
ブロック２００に含まれる一つのメモリマットの８個の
カラム救済単位アレイからそれぞれ１ビットづつメモリ
セルが選択されてアクセス対象とされる（８ビット単位
のバイトアクセス）。欠陥に対しては、被救済とされる
べきカラム救済単位アレイを単位として、冗長メモリマ
ット３１０の救済用のカラム救済単位アレイ（３１１）
と置き換え可能にされる。特に制限されないが、本実施
例のＳＲＡＭに対する外部からのアクセスはバイトアク
セスとされる。外部からアドレス入力端子１０に供給さ
れるアドレス信号は、アドレス入力バッファ１１を介し
て各メモリブロック２００のカラム＆ロウデコーダ２２
０及びメインワードデコーダ２３０と、各冗長メモリブ
ロック３００の冗長カラム＆ロウデコーダ３２０及び冗
長メインワードデコーダ３３０に供給される。それによ
ってワード線が選択されると共に、カラム系選択回路２
４０，３４０によるデータ線の選択が行われる。図３に
はデータ読出し系が代表的に示されており、そのときの
アクセスがデータ読み出しである場合には、選択された
８ビットのデータがエミッタフォロワ出力回路のような
負荷駆動回路２５０，３５０を通してメインアンプ１２
に供給され、これによって増幅されたデータがデータ出
力バッファ１３とデータ入出力端子１４を介して外部に
読出される。書込み系については図示されていないが、
データ入出力端子１４からデータ入力バッファに供給さ
れた書込みデータが書込み用のカラムスイッチ回路を介
してデータ線に与えられるようになっている。

【００１７】〔２〕被救済用メモリブロック回りの全体
構成 図１には一つのメモリブロック２００とそれに関するロ
ウ選択系及びカラム選択系の詳細が示される。夫々のメ
モリブロック２００は、メインワード線２１２を共有し
た複数のメモリセル列からなるメモリセルアレイで構成
され、２Ｍビットのメモリ容量を備えている。各メモリ
ブロック２００は１６個（＃０〜＃１５）のメモリマッ
ト２１０に分割されており、各メモリマット２１０は、
８個（＃ａ〜＃ｈ）のカラム救済単位アレイ２１１に分
割されている。各メモリマット２１０は、サブワード線
２１３を共有した複数個のメモリセル列からなるメモリ
セルアレイで構成されており、各メモリマット２１０に
は冗長ロウアレイ２１４が設けられている。例えば１メ
モリマットは１２８Ｋビット（１２８カラム×１０２４
ロウ）の正規メモリ容量と４Ｋビット（１２８カラム×
３２ロウ）の予備メモリ容量（冗長ロウアレイ）を備え
ている。また、各カラム救済単位アレイ２１１は１６Ｋ
ビット（１６カラム×１０２４ロウ）の正規メモリ容量
を備えている。

【００１８】各カラム救済単位アレイ２１１には１６ｋ
個（１０２４×１６）のメモリセル２１５が配置されて
おり、各メモリセル２１５の選択端子には一本のサブワ
ード線２１３が接続され、データ入出力端子には一対の
相補データ線２１６（図において相補データ線は１本の
実線で簡易的に図示してある）が接続されている。各サ
ブワード線２１３はサブワードドライバ２１７及びメイ
ンワード線２１２を介してメインワードドライバ２１８
（冗長ロウアレイ２１４に対応されるものには符合２１
９を付してある）に接続されている。メインワード線２
１２はそれぞれ１２８本設けられており、各メインワー
ド線２１２はそれぞれ８個のサブワードドライバ２１７
に接続されている。すなわち単一のメインワードドライ
バ２１８，２１９からの信号によって８個のサブワード
ドライバ２１７が駆動されるようになっている。図１で
はメインワード線２１２とサブワード線２１３とが一対
一対応される如く図示されているが、実際には図６のよ
うに構成されている。

【００１９】図７にも示されるように夫々のカラム救済
単位アレイ２１１はプリセンスアンプ２４２を備える。
夫々のカラム救済単位アレイ２１１の相補データ線２１
６はカラムスイッチ２４１を介してプリセンスアンプ２
４２の入力に共通接続される。各メモリマット２１０に
含まれる８個のプリセンスアンプ２４２の８ビット分の
出力は、メモリブロック２００毎に設けられた負荷駆動
回路２５０にビット対応で共通接続され、８ビット構成
の共通出力線としてのコモンエミッタ線２５１に読出し
可能にされる。図７にはその接続構成の一例が示され
る。

【００２０】図１に示されるデコーダ２３１及び２３２
は図３のメインワードデコーダ２３０を構成する。上記
アドレスバッファ１１は内部相補アドレス信号として、
３ビットのブロック選択信号（８個のメモリブロック２
００の内の一つを指定する）１１０、４ビットのマット
選択信号（一つのメモリブロック中における１６個のメ
モリマットの内の一つを指定する）１１１、３ビットの
ロウ選択信号（１本のメインワード線に対応される８本
のサブワード線の内の１本を指定する）１１２、７ビッ
トのメインワード選択信号（１２８本のメインワード線
の内の１本を指定する。）１１３、及び４ビットのカラ
ム選択信号（一つのカラム救済単位アレイに含まれる１
６個のカラムスイッチの内の一つを指定する）１１４を
出力する。デコーダ２３１は自らが対応されるメモリブ
ロックがブロック選択信号１１０で指定されたときにメ
インワード選択信号１１３で指定されたメインワード線
をメインワードドライバ２１８にて選択レベルに駆動さ
せる。デコーダ２３２はヒューズプログラム回路を内蔵
し、これにより、冗長ロウアレイ２１４で置き換えるべ
き欠陥部分がメインワード線２１２単位で指定される。
デコーダ２３２は自らが対応されるメモリブロックがブ
ロック選択信号１１０にて指定されたとき、ヒューズプ
ログラム回路に予じめ設定されているメインワード線が
メインワード選択信号１１３にて指定されることによ
り、当該指定に応ずる冗長ロウアレイ２１４のメインワ
ード線をメインワードドライバ２１９にて選択レベルに
駆動させる。このとき、このデコーダ２３２によって被
救済とされるべきメインワード線２１２が選択状態とさ
れないようにするため、当該メインワード線に対応して
上記デコーダ２３１が出力する選択信号は例えば内蔵ヒ
ューズの溶断などの手段を介して常時非選択レベルに強
制される。

【００２１】図１に従えば、図３のカラム＆ロウデコー
ダ２２０は、カラム救済単位アレイ２１１毎にデコーダ
２２１，２２２、ヒューズプログラム回路２２４、イン
バータ２２５、及びナンドインバータ２２６を備え、メ
モリアレイ２１０毎にデコーダ２２３を備えて構成され
る。デコーダ２２３は自らが属するメモリブロックにお
けるメモリマットが指定されたときにロウ選択信号１１
２にて指定される、８本の内の１本のサブワード線を選
択レベルに駆動するための選択信号を形成する。デコー
ダ２２１は自らが属するメモリブロックにけるメモリマ
ットが指定されたときにカラム選択信号１１４にて指定
された一つのカラムスイッチ２４１をオン状態に制御す
る。したがって、ブロック選択信号１１０とマット選択
信号１１１にて指定された一つのメモリブロック２００
における一つのメモリマット２１０において、それに含
まれる８個のカラム救済単位アレイ２１１のそれぞれで
はデコーダ２２１によるカラムスイッチ２４１の選択動
作が行われる。デコーダ２２２は自らが割当てられてい
るカラム救済単位アレイ２１１のプリセンスアンプ２４
２を活性化するための制御信号を生成するものであり、
ブロック選択信号１１０とマット選択信号１１１にて自
らが属するメモリブロックにけるメモリマットが指定さ
れたときに選択レベルとしてハイレベルを出力する。ヒ
ューズプログラム回路２２４は内蔵ヒューズが溶断され
ることによってハイレベルを出力し、当該ハイレベル出
力の反転信号がナンドインバータ２２６に供給されるこ
とによって常時プリセンスアンプ２４２を非活性状態に
制御する。その内蔵ヒューズは、それが属するカラム救
済単位アレイ２１１が被救済とされるべきアレイである
場合に溶断される。

【００２２】上記ヒューズプログラム回路２２４の出力
は、それに対応されるカラム救済単位アレイ２１１のカ
ラムスイッチ２４１と、図示しない相補データ線負荷ト
ランジスタ回路及びプリチャージ回路にも供給され、該
ヒューズプログラム回路２２４のヒューズ溶断によるハ
イレベル出力を受けることにより、換言すれば、当該カ
ラム救済単位アレイ２１１が被救済されるべきものであ
る場合に、当該カラム救済単位アレイに含まれる相補デ
ータ線はフローティング状態とされるように、上記カラ
ムスイッチ２４１、図示しない相補データ線負荷トラン
ジスタ回路及びプリチャージ回路が制御される。

【００２３】図１の説明から明らかなように、ブロック
選択信号１１０とマット選択信号１１１によって一つの
メモリブロックにおける一つのメモリマットが指定さ
れ、当該メモリマットにおける１本のメインワード線が
メインワード線選択信号１１３で指定され、そのメイン
ワード線を共有するサブワード線のうちの１本がロウ選
択信号１１２で指定される。これによって全体の内の一
つのメモリマットに含まれる１本のサブワード線が選択
レベルに駆動される。当該一つのメモリマットに含まれ
る８個のカラム救済単位アレイのそれぞれにおいては、
デコーダ２２１によって一つのカラムスイッチ２４１が
オン状態にされる。当該一つのメモリマットの全てのカ
ラム救済単位アレイ２１１が被救済とされるべきでない
場合には、当該メモリマット２１０の８個のプリセンス
アンプ２４２が活性化されて８ビットのデータが負荷駆
動回路２５０を通してコモンエミッタ線２５１に供給さ
れる。被救済とされるべきカラム救済単位アレイ（例え
ば＃ａ）が存在する場合、換言すれば、それに対応する
ヒューズプログラム回路２２４のヒューズが切断されて
いる場合、当該カラム救済単位アレイのプリセンスアン
プ２４２が活性化されず、それに対応するビットの負荷
駆動回路の出力段が高出力インピーダンス状態にされ
る。当該ビットは詳細を後述する冗長メモリブロック３
００からの読出し信号によって置き換えられる。

【００２４】〔３〕救済用冗長メモリブロック回りの全
体構成 図２には一つの冗長メモリブロック３００とそれに関す
る冗長ロウ選択系及び冗長カラム選択系の詳細が示され
る。各冗長メモリブロック３００は、冗長メインワード
線２１２Ｒを共有した２個の冗長メモリマット（＃０
´，＃１´）３１０で構成され、２５６Ｋビットの予備
メモリ容量を備えている。各冗長メモリマット３２０
は、正規メモリマット同様、８個（＃ａ´〜＃ｈ´）の
冗長カラム救済単位アレイ３１１から構成され、１２８
Ｋビット（１２８カラム×１０２４ロウ）の予備メモリ
容量を備えている。そして、冗長カラム救済単位アレイ
３１１はカラム救済単位アレイ２１１と同構成の１６Ｋ
ビット（１６カラム×１０２４ロウ）の予備メモリ容量
を備えている。

【００２５】各冗長カラム救済単位アレイ３１１には１
６ｋ個（１０２４×１６）の冗長メモリセル２１５Ｒが
配置されている。各冗長メモリセル２１５Ｒには一本の
冗長サブワード線２１３Ｒと一対の冗長相補データ線２
１６Ｒ（１本の実線で図示してある）がそれぞれ接続さ
れている。各冗長サブワード線２１３Ｒは冗長サブワー
ドドライバ２１７Ｒ及び冗長メインワード線２１２Ｒを
介して冗長メインワードドライバ２１８Ｒに接続されて
いる。冗長メインワード線２１２Ｒはそれぞれ１２８本
設けられており、各冗長メインワード線２１２Ｒはそれ
ぞれ８個の冗長サブワードドライバ２１７Ｒに接続され
ている。すなわち単一の冗長メインワードドライバ２１
８Ｒからの信号によって８個の冗長サブワードドライバ
２１７Ｒが駆動されるようになっている。図２では冗長
メインワード線２１２Ｒと冗長サブワード線２１３Ｒと
が一対一対応される如く図示されているが、実際には図
６と同様に構成されている。

【００２６】図７にも示されるように夫々の冗長カラム
救済単位アレイ３１１はプリセンスアンプ２４２Ｒを備
える。夫々の冗長カラム救済単位アレイ３１１の相補デ
ータ線２１６Ｒはカラムスイッチ２４１Ｒを介してプリ
センスアンプ２４２Ｒの入力に共通接続される。各プリ
センスアンプ２４２Ｒの１ビット分の出力は、Ｉ／Ｏ選
択回路３２１の入力に結合される。Ｉ／Ｏ選択回路３２
１の出力は８ビットとされ、それぞれビット対応で負荷
駆動回路２６０Ｒを通して上記コモンエミッタ線２５１
に結合される。この接続構成の一例は図７に示される。
夫々のＩ／Ｏ選択回路３２１はヒューズプログラム回路
を内蔵し、それが属する冗長カラム救済単位アレイ３１
１をコモンエミッタ線２５１のどのビットに対応させる
かがヒューズの溶断によってプログラマブルに決定され
る。そのような対応付けは４ビットのカラム選択信号１
１４で指示されるカラムアドレス毎に可能にされる。

【００２７】図２に示されるデコーダ２３１Ｒは図３の
冗長メインワードデコーダ３３０を構成する。デコーダ
２３１Ｒは冗長メインワード線の選択信号形成デコード
論理毎にヒューズプログラム回路を内蔵し、被救済とさ
れるべきメモリブロックとメインワード線の指定情報が
プログラマブルに設定されており、その設定された何れ
かの状態がこれに供給されるブロック選択信号１１０と
メインワード選択信号１１１とによって指定されること
で、対応する冗長メインワード線を冗長メインワードド
ライバ２１８Ｒにて選択レベルに駆動させる。

【００２８】図２に従えば図３の冗長カラム＆ロウデコ
ーダ３２０は、冗長カラム救済単位アレイ３１１毎にデ
コーダ２２１Ｒ，２２２Ｒ、ヒューズプログラム回路２
２４Ｒ、及びナンドインバータ２２６Ｒを備え、冗長メ
モリアレイ３１０毎にデコーダ２２３Ｒを備えて構成さ
れる。デコーダ２２３Ｒは冗長サブワード線の選択信号
形成デコード論理毎にヒューズプログラム回路を内蔵
し、被救済とされるべきメモリブロック、メモリマッ
ト、及びサブワード線の指定情報がプログラマブルに設
定されており、その設定された何れかの状態がこれに供
給されるブロック選択信号１１０、マット選択信号１１
１、及びロウ選択信号１１２によって指定されること
で、対応する冗長サブワード線を冗長サブワードドライ
バ２１７Ｒにて選択レベルに駆動させる。デコーダ２２
１Ｒは冗長カラムスイッチ２４１Ｒの選択信号形成デコ
ード論理毎にヒューズプログラム回路を内蔵し、被救済
とされるべきメモリブロック、メモリマット、及びカラ
ム選択の指定情報がプログラマブルに設定されており、
その設定された何れかの状態がこれに供給されるブロッ
ク選択信号１１０、マット選択信号１１１、及びカラム
選択信号１１４によって指定されることで、対応する冗
長カラムスイッチ２４１Ｒをオン状態に制御する。デコ
ーダ２２２Ｒは冗長プリセンスアンプ２４２Ｒの活性化
信号形成デコード論理毎にヒューズプログラム回路を内
蔵し、被救済とされるべきメモリブロック及びメモリマ
ットの指定情報がプログラマブルに設定されており、そ
の設定された何れかの状態がこれに供給されるブロック
選択信号１１０及びマット選択信号１１１によって指定
されることで、ナンドインバータ２２６Ｒにハイレベル
のような活性化指示レベルを出力する。ヒューズプログ
ラム回路２２４Ｒは内蔵ヒューズが溶断されることによ
ってナンドインバータ２２６Ｒにハイレベルを出力し、
ナンドインバータ２２６Ｒの双方の入力がハイレベルに
されて初めて上記プリセンスアンプ２４２Ｒは活性化さ
れる。したがって、救済に利用されるべき冗長カラム救
済単位アレイ３１１においてはそのヒューズプログラム
回路２２４Ｒに含まれるヒューズは溶断されることにな
る。

【００２９】上記デコーダ２２１Ｒ，２２２Ｒ、ヒュー
ズプログラム回路２２４Ｒ、及びデコーダ２２３Ｒにお
いてヒューズが一切切断されていない状態では、それが
出力する選択信号は全て非選択レベルにされている。ま
た、ヒューズプログラム回路２２４Ｒの出力は、それに
対応される冗長カラム救済単位アレイ２１１Ｒの図示し
ない相補データ線負荷トランジスタ回路及びプリチャー
ジ回路にも供給され、該ヒューズプログラム回路２２４
Ｒのヒューズ非溶断によるローレベル出力を受けること
により、換言すれば、当該冗長カラム救済単位アレイ２
１１が救済に用いられない場合には、当該冗長カラム救
済単位アレイ３１１に含まれる相補データ線は、オフ状
態のカラムスイッチ２４１Ｒとの共同作用でフローティ
ング状態とされるように、図示しない相補データ線負荷
トランジスタ回路及びプリチャージ回路が制御される。

【００３０】ここまでの説明で理解されるように、本実
施例のＳＲＡＭにおいては、夫々のメモリマット２１０
におけるロウ系の欠陥に対しては当該メモリマット２１
０内部のデコーダ２３２をヒューズプログラムすること
により、夫々のメモリマット２１０に固有の冗長ロウア
レイ２１４で救済のための置き換えを行うことができ
る。更に、カラム系の欠陥に対しては、デコーダ２３１
Ｒ、２２１Ｒ、２２２Ｒ、ヒューズプログラム回路２２
４Ｒ、及びＩ／Ｏ選択回路３２１に対するヒューズプロ
グラムのプログラム内容に従って、任意のカラム救済単
位アレイ２１１を任意の冗長カラム救済単位アレイ３１
１で置き換えることが可能である。例えば、特定のメモ
リブロックにおける＃０のメモリマット２１０のうち＃
ｃ、＃ｆのカラム救済単位アレイ２１１にカラム欠陥が
ある場合、これらのカラム救済単位アレイ２１１内のメ
モリセル２１５をアクセスした際に、欠陥の生じたカラ
ム救済単位アレイ２１１に接続されたプリセンスアンプ
２４２を非活性化してデータの出力を禁止するように、
当該カラム救済単位アレイ２１１内のヒューズプログラ
ム回路２２４のヒューズが溶断される。そして＃ｃと＃
ｆのカラム救済単位アレイ２１１の代わりに、例えば一
つの冗長メモリブロック３００内の冗長メモリマット３
１０に含まれる＃ａ′と＃ｂ′の冗長カラム救済単位ア
レイ３１１内の冗長メモリセル２１５Ｒをアクセスでき
るように、当該冗長カラム救済単位アレイ３１１内のヒ
ューズプログラム回路２２４Ｒのヒューズが溶断される
と共に、その欠陥アドレスがデコーダ２３１Ｒ，２２３
Ｒ，２２１Ｒ，２２２Ｒにヒューズプログラムされる。
そして、救済用の上記＃ａ′，＃ｂ′の冗長カラム救済
単位アレイ３１１を、被救済とされるべき上記＃ｃ，＃
ｆのカラム救済単位アレイ２１１が接続されるべきＩ／
Ｏに接続するように、当該＃ａ′と＃ｂ′の冗長カラム
救済単位アレイ３１１のＩ／Ｏ選択回路３２１がヒュー
ズプログラムされる。

【００３１】〔４〕冗長による救済の最適化のための構
成 本実施例のＳＲＡＭは上述から明らかなように、冗長ロ
ウアレイ２１４によるロウ救済、カラム救済単位アレイ
毎２１１に冗長カラム救済単位アレイ３１１で救済を施
すカラム救済、メモリマット２１０全体を冗長メモリマ
ット３１０で救済するマット救済などの救済態様を採用
可能である。このとき、救済効率を上げるには、換言す
れば、救済できない欠陥が残ってＳＲＡＭが救済不能に
ならないようにするには、欠陥に応じて必要最小限の冗
長を割り当てることが必要になる。本実施例では、テス
ト段階で欠陥要因を判定できるようにし、メモリアレイ
部分での欠陥に応じて必要最小限の冗長を割り当て、換
言すれば欠陥救済態様の最適化図れるようにして、救済
効率を向上されることができるようになっている。その
ために、メモリセル電流テストモードではメモリマット
２１０，３１０毎に外部から電流変化を観測できるよう
にしてある。この項目では、そのための回路構成を説明
する。

【００３２】図８には上記メモリセル２１５（メモリセ
ル２１５Ｒも同様）の一例回路が示される。メモリセル
２１５は、Ｐチャンネル型ＭＯＳ（以下単にＰＭＯＳと
も記す）トランジスタＱ１及びＮチャンネル型ＭＯＳ
（以下単にＮＭＯＳとも記す）トランジスタＱ２から成
るＣＭＯＳインバータと、ＰＭＯＳトランジスタＱ３及
びＮＭＯＳトランジスタＱ４から成るＣＭＯＳインバー
タとを備え、相互に一方の入力が他方の出力に結合され
てスタティックラッチを構成し、一方のＣＭＯＳインバ
ータの出力がトランスファＭＯＳとしてのＮＭＯＳトラ
ンジスタＱ５のソース・ドレインを介してデータ線Ｄ＊
（記号＊は同記号が付されていない信号若しくは信号線
の反転信号若しくは反転信号線であることを意味する）
に、他方のＣＭＯＳインバータの出力がトランスファＭ
ＯＳとしてのＮＭＯＳトランジスタＱ６のソース・ドレ
インを介してデータ線Ｄに接続され、双方のＮＭＯＳト
ランジスタＱ５，Ｑ６のゲートは共通のワード線ＷＬに
接続されて構成される。図においてワード線ＷＬは別々
に２本存在するように図示されているが、実際は電気的
に接続されている。図においてＧＮＤは接地電位を供給
するような第１の電源を意味し、ＶＣＣは例えば５Ｖの
ような電源を供給する第２の電源を意味する。ＶＭＣＣ
は、後で詳述するが、第２の電源ＶＣＣに代えてメモリ
セルに印加されるテスト用の電源である。同図のメモリ
セル２１５においてＧは第１の電源ＧＮＤの供給端子、
Ｖは第２の電源ＶＣＣ又はテスト用電源ＶＭＣＣの供給
端子、Ｗはワード線の接続端子、Ｄ＊は反転側のデータ
線との接続端子、Ｄは非反転側のデータ線との接続端子
をそれぞれ概念的に示すものと理解されたい。尚、同図
のデータ線Ｄ，Ｄ＊は上記相補データ線２１６，２１６
Ｒに対応され、ワード線ＷＬは上記サブワード線２１
３，２１３Ｒに対応される。

【００３３】図９には一つのメモリマット２１０におけ
るメモリセル２１５の配置構成例が示される。同図にお
けるメモリセル２１５の端子の表記は図８に対応され
る。同図においてＳＷＤ（＃０〜＃１０２３）は正規メ
モリアレイに対応されるサブワードドライバ２１７、Ｒ
ＳＷＤ（＃０〜＃３１）は冗長ロウアレイ２１４に対応
されるサブワードドライバ２１７、ＭＷＬ（＃０〜＃１
２７）はサブワードドライバＳＷＤ（＃０〜＃１０２
３）に対応されるメインワードライン、ＲＭＷＬ（＃〜
＃Ｌ１２７）はサブワードドライバＲＳＷＤ（＃０〜＃
１０２３）に対応される冗長用のメインワードライン、
Ｄ０，Ｄ０＊〜Ｄ１２７，Ｄ１２７＊は相補データ線２
１６である。

【００３４】図９に示されるように、本実施例において
第２の電源ＶＣＣ又はテスト用電源ＶＭＣＣが供給され
る電源配線４００は、一つのメモリマット２１０に含ま
れる全てのメモリセル２１５の電源端子Ｖが共通接続さ
れたメモリセル電源配線である。換言すれば、各メモリ
マット２１０はそれぞれ固有のメモリセル電源配線４０
０を有する。その詳細は図示しないが冗長メモリマット
３１０も同様である。図１に示されるメモリマット２１
０において当該メモリセル電源配線４００は同図に示さ
れる電源制御回路５００に結合される。図２に示される
冗長メモリマット３１０において上記メモリセル電源配
線４００に対応されるメモリセル電源配線４００Ｒは同
図に示される電源制御回路５００Ｒに結合される。

【００３５】図４には電源制御回路５００の一例回路が
示される。メモリセル電源配線４００は直列接続された
ＰＭＯＳトランジスタ５１０と５１１の結合ノード（共
通ドレイン）に接続される。ＰＭＯＳトランジスタ５１
０のソースは第１の電源配線４０３からヒューズ５１２
を介して第２の電源ＶＣＣが供給される。これに供給さ
れる第２の電源ＶＣＣは、図１に示されるようにＳＲＡ
Ｍの外部電源パッド４０４に結合されて各部に第２の電
源を供給する図示しない電源幹線を経て印加されるとこ
ろの、ＳＲＡＭ全体に共通利用される電源とされる。他
方のＰＭＯＳトランジスタ５１１のソースは第２の電源
配線としてのテスト用電源配線４０１に結合される。テ
スト用電源配線４０１は全てのメモリマット２１０及び
冗長メモリマット３１０に共通化され、図３に示される
テスト用外部電源パッド４０２に結合される。テスト用
外部電源パッド４０２にはメモリセルのテスト時に、メ
モリセルに供給すべき第２の電源ＶＣＣに代替されるテ
スト用電源ＶＭＣＣが外部から供給され、当該端子４０
２を介してその電流変化などを外部で観測可能にされ
る。

【００３６】図４に示されるテスト系信号は、上記テス
ト用電源ＶＭＣＣ、全メモリマット（冗長メモリマット
も含む）選択信号ＭＡＴＡＬＬ、電源分離信号ＬＫＣＨ
Ｋ、及びＹ冗長テスト信号ＲＹＴＳＴとされる。それら
テスト系信号はテストモードに従ってレベルが決定され
る。テストモードは、メモリマット２１０に対するファ
ンクションテスト、メモリマット２１０に対する個別的
なメモリセル電流テスト、冗長メモリマット３１０に対
する個別的なメモリセル電流テスト、冗長メモリマット
３１０を含めた全てのメモリマットに対するメモリセル
電流テスト、冗長メモリマットに対するファンクション
テストを含む。電源分離信号ＬＫＣＨＫは電源配線４０
０を選択的に第２の電源ＶＣＣと切り離すための制御信
号であり、それがハイレベルにされると、ＰＭＯＳトラ
ンジスタ５１０がオフにされ、メモリセル電源配線４０
０がＳＲＡＭに共通の電源ＶＣＣから分離させる。当該
ＰＭＯＳトランジスタ５１０のオフ状態は、全メモリマ
ット及び任意のメモリマットに対するメモリセル電流テ
ストに呼応して行われる。他方のＰＭＯＳトランジスタ
５１１はノアゲート５１３の出力によってスイッチ制御
される。全メモリマット選択信号ＭＡＴＡＬＬがハイレ
ベルのような選択レベルにされるとＰＭＯＳトランジス
タ５１１がオン状態にされ、全てのメモリマットにおけ
るメモリセル電源配線４００はテスト用電源配線４０１
に接続される。メモリセル電流テストをメモリマット毎
に行う場合には上記全メモリマット選択信号ＭＡＴＡＬ
Ｌがローレベルのような非選択レベルにされる。このと
きメモリセル電流テストを行うべきメモリマットの選択
はデコーダ５２０が行う。デコーダ５２０は上記ブロッ
ク選択信号１１０、マット選択信号１１１、及びＹ冗長
テスト信号ＲＹＴＳＴの反転信号を受ける。Ｙ冗長テス
ト信号ＲＹＴＳＴは冗長メモリマット３１０に対してテ
ストを行うときにハイレベルにされる。したがって、デ
コーダ５２０は、Ｙ冗長テスト信号ＲＹＴＳがローレベ
ルにされ、且つ、ブロック選択信号１１０及びマット選
択信号１１１にて自らが属するメモリマット２１０が指
定されることによってハイレベルを出力し、ノアゲート
５１３を介して当該メモリマットのＰＭＯＳトランジス
タ５１１をオン状態に制御する。これにより、ブロック
選択信号１１０及びマット選択信号１１１にて選ばれた
一つのメモリマット２１０のメモリセルにはテスト用の
電源配線４０１からテスト用電源ＶＭＣＣが供給可能に
される。

【００３７】図４に示されるように一つのメモリマット
に含まれるカラム救済単位アレイ２１１毎の上記ヒュー
ズプログラム回路２２４は、ヒューズ５１２とＰＭＯＳ
トランジスタ５１０との結合ノードからその電源が供給
される。同図に代表的に一つの回路構成が示されるヒュ
ーズプログラム回路２２４は、上記ヒューズ５１２と第
１の電源ＧＮＤとの間に直列接続されたヒューズ２２４
１及びキャパシタ２２４２、それらの結合ノードに入力
が接続されたＣＭＯＳインバータ２２４３、ＣＭＯＳイ
ンバータ２２４３の出力にゲートが結合されドレインが
当該ＣＭＯＳインバータ２２４３の入力に結合された帰
還ＮＭＯＳトランジスタ２２４４を備えて成り、ヒュー
ズ２２４１が溶断されていないときには、対応するカラ
ム救済単位アレイ２１１に欠陥がないとしてローレベル
の信号を出力し、ヒューズ２２４１が溶断されていると
きには、対応するカラム救済単位アレイ２１１に欠陥が
あるとしてハイレベルの信号を出力する。この信号は、
上述の通りカラム救済単位アレイ２１１毎のカラム救済
の非選択信号としての意義を持つ。したがって、ヒュー
ズ２２４１はカラム救済単位アレイ毎に各別にプログラ
ムされることになる。特に、一つのメモリマット２１０
における全てのカラム救済単位アレイ２１１をカラム救
済すべき場合には、電源制御回路５００のヒューズ５１
２を代表して溶断すれば済む。同時に、通常モードにお
いてメモリセル電源配線４００への電源ＶＣＣの供給も
断たれるため、メモリセルの欠陥部分で不所望なリーク
電流が発生する事態も阻止されるようになっている。

【００３８】図５には冗長メモリマット側の電源制御回
路５００Ｒの一例回路が示される。電源配線４００Ｒは
直列接続されたＰＭＯＳトランジスタ５１０Ｒと５１１
Ｒの結合ノード（共通ドレイン）に接続される。ＰＭＯ
Ｓトランジスタ５１０Ｒのソースは第１の電源配線４０
３からＰＭＯＳトランジスタ５１２Ｒを介して第２の電
源ＶＣＣが供給可能にされている。他方のＰＭＯＳトラ
ンジスタ５１１Ｒのソースは上記テスト用電源配線４０
１に結合される。図５に示されるテスト系信号も図４と
同じである。ＰＭＯＳトランジスタ５１０Ｒは上記電源
分離信号ＬＫＣＨＫによってスイッチ制御される。ＰＭ
ＯＳトランジスタ５１１Ｒはノアゲート５１３Ｒ及びデ
コーダ５２０Ｒを介してスイッチ制御される。ＰＭＯＳ
トランジスタ５１４Ｒはノアゲート５１５Ｒ及びヒュー
ズプログラム回路５３０Ｒを介してスイッチ制御され
る。

【００３９】ヒューズプログラム回路５３０Ｒはヒュー
ズプログラム回路２２４と同様に、ヒューズ５３０１
Ｒ、キャパシタ５３０２Ｒ、ＣＭＯＳインバータ５３０
３Ｒ、ＮＭＯＳトランジスタ５３０４Ｒを備える。この
ヒューズプログラム回路５３０Ｒは、ヒューズ５３０１
Ｒが溶断されていないときにローレベルの信号を出力し
て、対応する冗長メモリマット３１０の冗長メモリセル
への電源ＶＣＣの供給を禁止し、ヒューズ５３０１Ｒが
溶断されているときにはハイレベルの信号を出力して、
対応する冗長メモリマット３１０の冗長メモリセルへ電
源ＶＣＣを供給可能にする。したがって、欠陥の有無を
判定するためのテスト段階においてヒューズ５３０Ｒは
溶断されておらず、ヒューズプログラム回路５３０Ｒの
出力はローレベルに固定されている。この状態におい
て、冗長メモリマット３１０に電源ＶＣＣを供給を可能
にするため、Ｙ冗長テスト信号ＲＹＴＳＴがノアゲート
５１５Ｒに供給され、該Ｙ冗長テスト信号ＲＹＴＳＴが
ハイレベルにされることにより、デバイステストの段階
で（ヒューズ５３０１Ｒが溶断されていない状態におい
て）冗長メモリマット３１０の冗長メモリセルに電源Ｖ
ＣＣを供給して冗長に対するファンクションテストなど
を行えるようになっている。

【００４０】メモリセル電流テストにおいては上述の如
く電源分離信号ＬＫＣＨＫはハイレベルにされ、ＰＭＯ
Ｓトランジスタ５１０Ｒはカットオフ状態に制御され
る。このとき、全メモリマット選択信号ＭＡＴＡＬＬが
ハイレベルにされると、その他の信号とは関係なく、正
規の全メモリマット２１０と共に全冗長メモリマット３
１０のメモリセル２１５，２１５Ｒには電源配線４０
０，４００Ｒを介してテスト用電源ＶＭＣＣが供給可能
にされる。上記ＰＭＯＳトランジスタ５１０Ｒがカット
オフの状態で冗長メモリマット３１０単位でのメモリセ
ル電流テストを行う場合には、Ｙ冗長テスト信号ＹＲＴ
ＳＴがハイレベルにされ且つ全メモリマット選択信号Ｍ
ＡＴＡＬＬがローレベルにされる。このとき、メモリセ
ル電流テストを行うべき冗長メモリマットの選択はデコ
ーダ５２０Ｒが行う。デコーダ５２０Ｒは上記ブロック
選択信号１１０の上位２ビットと、Ｙ冗長テスト信号Ｒ
ＹＴＳＴを受ける。ブロック選択信号１１０の上位２ビ
ットは、冗長メモリマット３１０が全部で４個設けられ
ていることに対応して採用されるものであり、マット選
択信号１１１など他の選択信号を採用できることは言う
までもない。このデコーダ５２０Ｒは、Ｙ冗長テスト信
号ＲＹＴＳがハイレベルにされ、且つ、ブロック選択信
号１１０の上位２ビットにて自らが属する冗長メモリマ
ット３１０が指定されることによってハイレベルを出力
し、ノアゲート５１３Ｒを介して当該メモリマットのＰ
ＭＯＳトランジスタ５１１Ｒをオン状態に制御する。こ
れにより、ブロック選択信号１１０の上位２ビットで選
ばれた一つの冗長メモリマット３１０のメモリセルには
テスト用電源配線４０１を介してテスト用電源ＶＭＣＣ
が供給可能にされる。

【００４１】〔５〕メモリセルのＤＣ電流不良の態様 上述の構成にて、メモリマット２１０，３１０毎に外部
端子４０２からテスト用電源ＶＭＣＣを与えることがで
きるので、その端子４０２からメモリマットの電流の状
態を観測できる。その手法については後で詳述するが、
例えばＳＲＡＭ各部に共通の電源ＶＣＣに対してテスト
用電源ＶＭＣＣの電圧を低くして、当該端子４０２にお
ける電流の向きを検出したりする。ここでは、観測結果
から予測し得るメモリセル２１５，２１５の各種欠陥の
態様を説明する。

【００４２】上述のように本実施例のＳＲＡＭでは、ロ
ウ救済、カラム救済のほかに、ＤＣ電流救済としてのマ
ット救済も可能である。このとき、マット救済は置換単
位が大きいため、どうしてもマット救済でなければ救済
できない場合を除いて使用しないことが、最も効率的な
救済となる。ところで、メモリおよびメモリ周辺で発生
する不良の内で、電源電流が過大となる不良（以下ＤＣ
電流不良と言う）は、ノード間のショート、又はリーク
に起因され、不良の詳細原因は一つではなく、複数あ
る。そして、不良の詳細状況により、救済効率向上と言
う点に照らし上記３態様の内で適した救済手法を採用す
ることが望ましい。メモリセル内のノードで、ショート
の可能性のある箇所は、図８のメモリセルの等価回路中
において３Ａ〜３Ｇとして代表的に示されている。ショ
ートされたノードには少なからず抵抗成分が存在するた
め、抵抗の回路記号が用いられている。図１０には可能
性として存在するショートの態様が模擬的に示されてい
る。

【００４３】３Ａは、例えばデ−タ線Ｄ１とメモリセル
の電源ＶＣＣ／ＶＭＣＣとのショートで、デ−タ線Ｄ
１，Ｄ１＊は非選択時に電源ＶＣＣ若しくはその近傍に
プルアップ（又はプリチャージ）されているため、特に
顕著なＤＣ電流不良とはならない。したがって、この場
合にはメモリマット全体の救済を行わなくても実質的に
支障はなく、当該ショートデータ線を含むカラム救済単
位アレイの置き換え（Ｙカラム救済）を行うことが救済
効率の点において望ましい。

【００４４】３Ｂは、ワード線ＷＬとメモリセルの電源
ＶＣＣ／ＶＭＣＣとのショートで、ワード線ＷＬは非選
択時に第１の電源ＧＮＤに相当するようなローレベルに
されるため、致命的なＤＣ電流不良となる。この場合、
メモリセルの電源をＳＲＡＭ各部に共通の電源ＶＣＣか
ら切り離す以外に救済の余地は無い。換言すれば、図４
において、ヒューズ５１２を溶断して、そのようなショ
ートを有するメモリマット２１０の電源配線４００をＳ
ＲＡＭ各部に共通の電源ＶＣＣから切り離すような、メ
モリマット全体の置き換え（マット救済）を行わなけれ
ばならない。

【００４５】３Ｃは、例えばデータ線Ｄ１とワード線Ｗ
Ｌとのショートであり、デ−タ線は非選択時に第２の電
源ＶＣＣ若しくはその近傍の電圧にプルアップされ、ワ
ード線ＷＬは非選択時に第１の電源ＧＮＤに対応される
ローレベルにされるため、上記同様の致命的なＤＣ電流
不良となる。この場合には、ショートデータ線を含むカ
ラム救済単位アレイの置き換え（Ｙカラム救済）で対処
することが救済効率の点で望ましい。Ｙカラム救済によ
って非救済とされるべきカラム救済単位アレイにおい
て、そのプリセンスアンプ２４２は図１に基づいて説明
したように常時非活性状態にされ、この状態においてシ
ョートデータ線がフローティング又はローレベルに強制
されていればよい。本実施例に従えば、例えば被救済と
されるべきカラム救済単位アレイ２１１が図１の＃ａと
されるとき、ヒューズプログラム回路２２４のヒューズ
２２４１が溶断されることにより、デコーダ２２１によ
るカラム選択が常時非選択状態にされ、且つ図示しない
データ線負荷トランジスタ回路及びプリチャージ回路が
常時非活性状態にされ、これによって、当該被救済とさ
れるべきカラム救済単位アレイ（＃ａ）２１１のデータ
線（シュートデータ線を含む）はフローティング状態に
される。

【００４６】３Ｄは、例えばデ−タ線Ｄ１と第１の電源
ＧＮＤとのショートであり、デ−タ線Ｄ１は非選択時に
第２の電源ＶＣＣにプルアップされているため致命的な
ＤＣ電流不良となる。この場合も、ショートデータ線を
含むカラム救済単位アレイの置き換え（Ｙカラム救済）
で対処することが救済効率の点で望ましい。このときも
上記同様ショートデータ線はフローティングにされる。

【００４７】３Ｅは、ワード線ＷＬと第１の電源ＧＮＤ
とのショートであり、ワード線ＷＬは非選択時に第１の
電源ＧＮＤに相当されるローレベルであるため致命的な
ＤＣ電流不良とはならない。したがって、冗長ロウアレ
イ２１４によるロウ救済で対処することが救済効率の点
から望ましい。

【００４８】３Ｆは、メモリセルの電源ＶＣＣ（ＶＭＣ
Ｃ）と第１の電源ＧＮＤとのショートであり、致命的な
ＤＣ電流不良となされる。この場合には、上記マット救
済にて当該メモリセルの電源配線４００をＳＲＡＭ各部
に共通の電源ＶＣＣから切り離す以外に選択の余地は無
い。

【００４９】３Ｇは、デ−タ線間のショートであり、双
方とも非選択時には第２の電源電圧ＶＣＣにプルアップ
若しくはプリチャージされているために致命的なＤＣ電
流不良とはならない。この場合には当該ショートデータ
線を含むカラム救済単位アレイの置き換えによるＹカラ
ム救済で対処することが救済効率の上で望ましい。

【００５０】図１１にはその様なショートの発生部位を
メモリセルのレイアウトパターン上に示してある。同図
においては理解を容易化するために、下層（Ａ）、中層
（Ｂ）、上層（Ｃ）に分けてパターンを示してある。
（Ａ）〜（Ｃ）に夫々示される各パターンは＋印の位置
をそろえて重ねられる。また、それらのパターンの隣接
パターンは＋印を結ぶ縦軸と横軸の夫々を中心に折り返
して得られるパターンになるものと理解されたい。

【００５１】図１１において、Ｌは半導体活性層（ロコ
ス）、Ｍ１は図の横方向に延在されるアルミニウムから
成る第１金属配線層、Ｍ２は図の縦方向に延在される相
補データ線を構成するような第２金属配線層、ＦＧはメ
モリセルの記憶ＭＯＳトランジスタ（Ｑ２，Ｑ４）のゲ
ートなどとされるポリシリコン層（ファーストゲー
ト）、ＳＧは同じくメモリセルの選択トランジスタ（Ｑ
５，Ｑ６）のゲートなどとされるポリシリコン層（セカ
ンドゲート）、ＴＧは第１電源ＧＮＤの配線とされるシ
リサイド配線層（サードゲート）、ＵＧはメモリセルの
負荷ＭＯＳトランジスタ（Ｑ１，Ｑ３）を構成するポリ
シリコンＭＯＳトランジスタなどに利用されるポリシリ
コン層（Ｕゲート）、ＶＧは同じくポリシリコンＭＯＳ
トランジスタのゲートなどに利用されるポリシリコン層
（Ｖゲート）、ＷＧは第２の電源ＶＣＣの配線などに利
用されるポリシリコン層（Ｗゲート）であり、それらの
間には層間絶縁層が介在されている。ＣＯＮＴはＭ１と
ＴＧとを接続するコンタクト、ＴＣはＭ１とＭ２を接続
するためのコンタクト、ＷＣＮＴはＷＧとＵＧを接続す
るためのコンタクト、ＶＣＮＴはＬとＦＧとＵＧとＶＧ
とを接続するためのコンタクト、ＴＣＯＮＴはＬとＴＧ
を接続するためのコンタクトである。図１１に示される
態様３Ａ〜３Ｇのショートは、各層間に異物が混入した
り、パターン形状が不良になって発生することが予想さ
れる。

【００５２】〔６〕メモリセルのＤＣ電流不良に対する
救済処理手順 上述のように、メモリセル内のショートは３Ａ〜３Ｇ上
記の７態様に分類できる。注目すべきは、致命的なＤＣ
電流不良となるのは、３Ｂ、３Ｃ、３Ｄ、３Ｆの４態様
だけであり、その中で特にメモリセルの電源をＳＲＡＭ
各部に共通の電源ＶＣＣから切り離す以外に選択の余地
の無い場合は、３Ｂと３Ｆの２態様のみということであ
る。したがって、ＤＣ電流不良と判定された場合でも、
その態様が３Ｂ，３Ｆであるのか３Ｃ，３Ｄであるのか
を判定することが救済効率向上という点においては重要
な意味を持つことになる。以下説明する手順はそれを考
慮したものである。

【００５３】図１２及び図１３にはＳＲＡＭのウェーハ
プローブテスト段階において上記ＤＣ電流不良態様を考
慮して効率的に欠陥の置き換えを行うための一例手順が
示される。この手順は、その理解を容易化するためにメ
モリマットで各ショート態様が同時に発生していないと
仮定している。また、ロウ救済時に当該被救済とされる
べきワード線は、特に制限されないが、第１の電源ＧＮ
Ｄのレベルに強制され、カラム救済時に当該被救済とさ
れるべきデータ線はフローティングにされるものとす
る。また、図１２及び図１３においてＩｓｂはスタンバ
イ電流、ＩＭＣは電源ＶＭＣＣが印加されたテスト電源
配線４０１に流れる電流を意味する。スタンバイ電流Ｉ
ｓｂはＳＲＡＭがチップ選択状態でない場合（若しくは
メモリセルがアクセスされていない状態）においてＳＲ
ＡＭチップの外部電源端子で観測される電流であり、例
えば１０ｍＡ以下を正常値とする。

【００５４】先ず最初にＳＲＡＭチップのスタンバイ電
流Ｉｓｂが測定される（ステップＳ１）。Ｉｓｂ＜１０
ｍＡの場合は図１２に、Ｉｓｂ＞１０ｍＡの場合は図１
３に示される。Ｉｓｂ＜１０ｍＡの場合の場合は、一対
の電源間を貫通する電流経路が形成されていないと考え
られるため、ショートモードとしては図１０の３Ａ，３
Ｅ，３Ｇのショート不良態様が考えられる。さらに、こ
の場合には、オープン系不良（断線）及び良品（欠陥成
し）の場合が含まれる。Ｉｓｂ≧１０ｍＡの場合の場合
は、一対の電源間を貫通する電流経路が形成されている
と考えられるため、ショートモードとしては図１０の３
Ｂ，３Ｆ，３Ｃ，３Ｄのショート不良態様が考えられ
る。

【００５５】最初に図１２に基づいてＩｓｂ＜１０ｍＡ
のときの手順を説明する。この場合には先ず全メモリマ
ット２１０，３１１のメモリセル電流ＩＭＣが一括して
測定される（ステップＳ２）。即ち、図４及び図５に基
づいて説明したように、ＭＡＴＡＬＬ＝ハイレベル、Ｌ
ＫＣＨＫ＝ハイレベル、ＲＹＴＳＴ＝任意（ハイレベル
又はローレベル）とし、全てのメモリマット２１０，３
１０のメモリセル電源は電源配線４０１を介して供給さ
れるＶＭＣＣとされる。電源ＶＭＣＣは図３のテスト用
電源パッド４０２に図示しないテスタから与えられる。
このとき、ＶＣＣ＞ＶＭＣＣとされる。したがって、Ｖ
ＣＣが供給される部分とＶＭＣＣが供給される部分とが
ショートしている場合には、ＶＣＣの経路からＶＭＣＣ
の経路に電流が流れ込む。この状態において上記テスト
用電源パッド４０２の電流の向きはチップの内から外方
向とされる（この状態をＩＭＣがマイナス値と定義す
る）。ＶＣＣが供給される部分とＶＭＣＣが供給される
部分とがショートしていない場合には、ＶＭＣＣの経路
に流れる電流はＧＮＤに向けて流れることによって消費
される。この状態において上記テスト用電源パッド４０
２で観測できる電流の向きはチップの外から内方向とさ
れる（この状態をＩＭＣがプラス値と定義する）。

【００５６】ステップＳ２の測定においてＩＭＣがマイ
ナス値である場合には、３Ａの態様に応ずるショート不
良が発生していると考えられるため、こんどはその発生
箇所を特定するために、各メモリマット２１０，３１０
のメモリセル電流がメモリマット毎に測定される（ステ
ップＳ３）。即ち、図４に基づいて説明したように、正
規メモリマット２１０に対しては、ＭＡＴＡＬＬ＝ロー
レベル、ＬＫＣＨＫ＝ハイレベル、ＲＹＴＳＴ＝ローレ
ベルとし、メモリセル電流ＩＭＣを観測すべきメモリマ
ット２１０に割当てられたブロック選択信号１１０とマ
ット選択信号１１１が供給されることによって、当該一
つのメモリマット２１０のメモリセル電源として電源配
線４０１を介してＶＭＣＣが印加されるようになる。図
５に基づいて説明したように、冗長メモリマット３１０
に対しては、ＭＡＴＡＬＬ＝ローレベル、ＬＫＣＨＫ＝
ハイレベル、ＲＹＴＳＴ＝ハイレベルとし、メモリセル
電流ＩＭＣを観測すべき冗長メモリマット３１０に割当
てられたブロック選択信号１１０の上位２ビットがが供
給されることによって、当該一つの冗長メモリマット３
１０のメモリセル電源として電源配線４０１を介してＶ
ＭＣＣが印加されるようになる。電源ＶＭＣＣはテスタ
から図３のテスト用電源パッド４０２に与えられる。こ
のとき、ＶＣＣ＞ＶＭＣＣとされ、ＩＭＣがプラス値か
マイナス値かが判定され、ＩＭＣがマイナス値のメモリ
マットが３Ａのショー態様を有するＤＣ電流不良メモリ
マットとされる。検出されたＤＣ電流不良メモリマット
に対してはテストパターンの書込み及び読出しによって
不良ビットの所在を把握する（ステップＳ４）。その結
果、不良ビットが当該不良メモリマットに２１０に含ま
れる全てのカラム救済単位アレイ２１１に亘る場合を除
いてカラム救済単位アレイ毎に救済を行う。即ち、カラ
ム救済を優先するように不良を冗長に置き換える（ステ
ップＳ５）。尚、冗長メモリマット３１０に不良がある
場合には不良を含む冗長カラム救済単位アレイ３１１は
救済には利用されない。

【００５７】ステップＳ２の測定においてＩＭＣがプラ
ス値である場合には、３Ｅ，３Ｇの態様に応ずるショー
ト不良が発生している虞がある。そこで、不良の有無を
検出するために、全メモリマット２１０，３１０に対す
るテストパターンの書込み及び読出しによって不良ビッ
トの所在を把握する（ステップＳ６）。その結果、特定
のワード線に不良が集中するＸライン性不良が検出され
た場合には、ワード線間と電源ＧＮＤのショート（３Ｅ
のショート不良）、又がワード線のオープン不良（断
線）が存在すると予想される（ステップＳ７）。この場
合にはロウ救済を優先させ、マット救済を行わないこと
とする（ステップＳ８）。特定のデータ線に不良が集中
するＹライン性不良が検出された場合には、データ線間
のショート（３Ｇのショート不良）、又がデータ線のオ
ープン不良（断線）が存在すると予想される（ステップ
Ｓ９）。この場合にはカラム救済を優先させ、マット救
済を行わないこととする（ステップＳ１０）。ランダム
性ビット不良が検出され、或は不良ビットが検出されな
い場合には、メモリセルのオープン系ビット又は良品と
考えられるので（ステップＳ１１）、マット救済を行わ
ず、当該不良はカラム救済又はロウ救済とされる（ステ
ップＳ１２）。

【００５８】次に、図１３に基づいてＩｓｂ≧１０ｍＡ
のときの手順を説明する。この場合に予想されるショー
ト不良態様は３Ｂ，３Ｆ，３Ｃ，３Ｄである。先ず全メ
モリマット２１０，３１０の電源配線４００を電源ＶＣ
Ｃから切り離してＩｓｂの測定を行う（ステップＳ１
４）。即ち、ＰＭＯＳトランジスタ５１０，５１１，５
１０Ｒ，５１１Ｒをカットオフ状態にしてＩｓｂの測定
を行う。その結果に基づいてＩｓｂが減少したか、変化
しないかを判定する。３Ｂ，３Ｆのショート不良が存在
する場合、ステップＳ１４の計測においてはそれに起因
する貫通電流が流れないため、ステップＳ１で測定した
Ｉｓｂよりも減少される。３Ｃ，３Ｄのショート不良が
存在する場合には、ステップＳ１４の計測においてはそ
れに起因する貫通電流が同じ様に流れる。データ線の図
示しない負荷トランジスタ回路（プルアップ回路）やプ
リチャージ回路の電源は電源配線４００とは別の電源配
線を介して供給されるからである。

【００５９】ステップＳ１４においてＩｓｂ減少が検出
されたときは、テスト用電源ＶＭＣＣを高電位として各
メモリマット２１０，３１０のメモリセル電流が測定さ
れて電流不良マットが検出される（ステップＳ１５）。
検出された電流不良マットに対しては順次ワード線を選
択するワード線スキャンを行いながらメモリセル電流Ｉ
ＭＣの測定が行われ（ステップＳ１６）。このとき、メ
モリセル電源とワード線がショートしていれば、ワード
線の選択によって貫通電流が少なくなる。したがって、
ステップＳ１６のメモリセル電流ＩＭＣがステップＳ１
５に比べて減少しているメモリマットにおいてはメモリ
セル電源とワード線がショートする３Ｂのショート不良
が存在すると判定される（ステップＳ１７）。メモリセ
ル電流ＩＭＣに変化がなければ、そのメモリマットには
メモリセル電源と電源ＧＮＤがショートする３Ｆのショ
ート不良が存在すると判定される（ステップＳ１８）。
検出されたＤＣ電流不良メモリマットに対してはテスト
パターンの書込み及び読出しによって不良ビットの所在
を把握し（ステップＳ１９）、マット救済を優先させて
救済を行う（ステップＳ２０）。

【００６０】ステップＳ１４においてＩｓｂに変化のな
いことが検出されたときは、全部のメモリマット２１
０，３１０に対してはテストパターンの書込み及び読出
しによって不良ビットの所在が把握される（ステップＳ
２１）。その結果、特定のデータ線に不良が集中するＹ
ライン性不良が検出された場合には、データ線と電源Ｇ
ＮＤのショート（３Ｄのショート不良）が存在すると予
想される（ステップＳ２２）。この場合にはカラム救済
を優先させ、マット救済を行わないこととする（ステッ
プＳ２３）。Ｘライン性不良とＹライン性不良が混在さ
れている場合には、データ線とワード線のショート（３
Ｃのショート不良）が存在すると予想される（ステップ
Ｓ２４）。この場合には必要なカラム救済とロウ救済で
対処し、マット救済を行わないこととする（ステップＳ
２５）。

【００６１】上記実施例によれば以下の作用効果があ
る。 （１）メモリマット２１０，３１０毎にメモリセル２１
５，２１５Ｒの電源端子ＶをＳＲＡＭ各部に共通の電源
ＶＣＣから切り離し可能にされ、それに代えてテスト用
電源ＶＭＣＣに接続可能にされている。したがって、テ
スト用電源ＶＭＣＣを供給するテスト用電源端子の状態
を種々の態様で観測すれば、３Ａ〜３Ｇで示されるメモ
リセルのショート不良に応じて流れる電流の状態を識別
でき、ファンクションテストだけでは識別できない各種
ショート態様をメモリマット単位で明らかにすることが
できる。

【００６２】（２）上記により、ショートの態様が解れ
ば、マット救済を用いなくてもロウ救済或はカラム救済
で対処できるか否かが明らかとなり、効率的に冗長を利
用することができ、救済効率の向上によって救済不能な
状態の発生を最小限に抑えることができるようになる。

【００６３】（３）また、通常、致命的なＤＣ電源電流
不良（例えばショート態様３Ｆ）は、一ヶ所の欠陥で数
１０ｍＡ以上の電源電流増加をもたらす場合がおおく、
その場合には欠陥近辺の電源電圧低下をともなう。この
ため、救済できる欠陥であったとしても、欠陥近辺の回
路が動作せず、測定検査が不可能となり、不良品と判断
される場合も多い。本実施例によれば、メモリマット毎
にメモリセル電源を供給できるので、メモリマット毎に
測定検査可能となり、過度に電流が流れてしまうメモリ
マットの影響を他の目盛的や周辺回路が受ける虞を最小
限にした測定が可能となる。この点においても、精度の
高い測定検査可能となり、従来、不良品と判断されてい
たものに対しても救済できるようになるという効果があ
る。

【００６４】（４）また、近年メモリマトリクス内へ電
流を供給する電源配線は、図１１でも説明したようにメ
モリセル面積縮小のため多結晶シリコン層を使用する傾
向にある。このため、電源配線抵抗の増大をさけるた
め、網目状の電源配線網としている。このように、網目
状の電源配線網の場合、従来のＤＣ電流欠陥救済技術で
は、メモリマトリクス内で行方向電源配線または列方向
電源配線を持つ場合には有効であるものの、網目状の電
源配線網をもつメモリセルのＤＣ電流不良を救済するに
は適当な手法ではなかった。複数行、複数列をまとめた
単位（マット）で切り替えて、救済する本実施例はこの
網目状の電源配線網を持つメモリセルにも適用できる。

【００６５】（５）メモリセル電源配線をメモリマット
単位で個別化し、電源配線４０３から選択的に分離、接
続可能にすることにより、ワード線やデータ線単位でメ
モリセル電源の供給の可否を制御する多数のヒューズを
要せず、ヒューズによるチップ面積の増大を最少限に抑
えることができる。

【００６６】（６）電源制御回路５００にヒューズ５１
２を設けることにより、致命的なショート不良を有する
メモリマットに対する電源の供給を停止してチップ全体
が不良となるのを回避できる。

【００６７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
冗長メモリマットは正規のメモリマットと同数の救済単
位アレイを備えた構成に限定されない。また、メモリブ
ロックの構成も上記実施例に限定されず、半発明ではメ
モリブロックの概念は必須ではない。

【００６８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが本発明はそれに限
定されず、ダイナミックＲＡＭなどの各種ＲＡＭ、さら
にはＲＡＭを内蔵したマイクロコンピュータなどの論理
ＬＳＩにも広く適用することができる。

【００６９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７０】すなわち、メモリマットのメモリセル電源
配線をメモリマット毎に個別化し、それらメモリセル電
源配線を半導体記憶装置全体で利用される電源線から分
離し、メモリマットのメモリセル電源配線を選択的にメ
モリセル電流測定用の第２の電源配線に接続し、当該第
２の電源配線に種々の電圧を印加したときの電流を測定
することにより、上記メモリセル電流測定用の第２の電
源配線に接続された上記メモリブロック内のＤＣ電流不
良内容を詳細に解析できるようになる。したがって、メ
モリセルのＤＣ電流不良に基づいて効率的に欠陥救済を
施すことが可能になる。

【００７１】メモリセル電源配線をメモリマット単位で
個別化し、第１の電源配線から選択的に分離、接続可能
にすることは、ワード線やデータ線単位でメモリセル電
源の供給の可否を制御する多数のヒューズを要せず、ヒ
ューズによるチップ面積の増大を最少限に抑えることが
できる。

【００７２】電源制御回路にヒューズを設けることによ
り、致命的なショート不良を有するメモリマットに対す
る電源の供給を停止してチップ全体が不良となるのを回
避できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭにおける一つ
の正規メモリブロックとそれに関するロウ選択系及びカ
ラム選択系の詳細ブロック図である。

【図２】本発明の一実施例に係るＳＲＡＭにおける一つ
の冗長メモリブロックとそれに関するロウ選択系及びカ
ラム選択系の詳細ブロック図である。

【図３】本発明の一実施例に係るＳＲＡＭの全体ブロッ
ク図である。

【図４】一つの正規メモリマットに対応される電源制御
回路の一例回路図である。

【図５】一つの冗長メモリマットに対応される電源制御
回路の一例回路図である。

【図６】メインワード線とサブワード線の関係を示す一
例論理回路図である。

【図７】カラム救済単位アレイに対するプリセンスアン
プ及び負荷駆動回路の接続構成と冗長カラム救済単位ア
レイに対するプリセンスアンプ及びＩ／Ｏ選択回路の接
続構成の一例を示すブロック図である。

【図８】メモリセルの一例回路図である。

【図９】一つのメモリマットにおけるメモリセルの配置
構成例を示すブロック図である。

【図１０】メモリセルのＤＣ電流不良に対応される各種
ショート不良態様が模擬的に示される説明図である。

【図１１】図１０に示される態様のショートの発生部位
をメモリセルのレイアウトパターンと共に示す説明図で
ある。

【図１２】スタンバイ電流Ｉｓｂ＜１０ｍＡの場合にＤ
Ｃ電流不良態様を考慮した効率的な欠陥の置き換えを行
うための一例手順説明図である。

【図１３】スタンバイ電流Ｉｓｂ＞１０ｍＡの場合にＤ
Ｃ電流不良態様を考慮した効率的な欠陥の置き換えを行
うための一例手順説明図である。

【符号の説明】

１００ ＳＲＡＭ １１０ ブロック選択信号 １１１ マット選択信号 １１２ ロウ選択信号 １１３ メインワード選択信号 １１４ カラム選択信号 ２００ メモリブロック ２１０ メモリマット ２１１ カラム救済単位アレイ ２５１ コモンエミッタ線 ３００ 冗長メモリブロック ３１０ 冗長メモリマット ３１１ 冗長カラム救済単位アレイ ４００，４００Ｒ メモリセル電源配線 ４０１ テスト用電源配線（第２の電源配線） ４０２ テスト用電源パッド ＶＭＣＣ テスト用電源 ４０３ 第１の電源配線 ４０４ 外部電源パッド端子 ＶＣＣ 第２の電源 ＧＮＤ 第１の電源 ２１５，２１５Ｒ メモリセル ２１６，２１６Ｒ データ線 ５００，５００Ｒ 電源制御回路 ＭＡＴＡＬＬ 全メモリマット選択信号 ＬＫＣＨＫ 電源分離信号 ＲＹＴＳＴ Ｙ冗長テスト信号 ５１０，５１１，５１０Ｒ，５１１Ｒ ＰＭＯＳトラン
ジスタ ５１２ ヒューズ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数個のカラム救済単位アレイを含み、
   各カラム救済単位アレイはマトリクス配置された複数個
   のメモリセルを備え、メモリセルは各カラム救済単位ア
   レイに共通とされるワード線に選択端子が結合され、デ
   ータ線にデータ端子が結合された、複数個の第１のメモ
   リマットと、 上記第１のメモリマットにおいて救済されるべきカラム
   救済単位アレイを代替するための複数個の冗長カラム救
   済単位アレイと、 上記救済されるべきカラム救済単位アレイに対するアク
   セスを所定の冗長カラム救済単位アレイに代替させるた
   めの手段と、を含んで成る半導体記憶装置において、 各第１のメモリマットは夫々に固有のメモリセル電源配
   線を有し、 夫々のメモリセル電源配線を第１の電源配線に共通接続
   するための第１の接続態様と、各メモリセル電源配線を
   第１の電源配線から分離し且つ選択的に一つのメモリセ
   ル電源配線に第２の電源配線を接続するための第２の接
   続態様とを選択制御する電源制御手段を設け、 第２の電源配線をそれ固有の外部端子に結合し、第１の
   電源配線をその他の回路と共用される電源端子に結合し
   て成るものであることを特徴とする半導体記憶装置。
2. 【請求項２】 上記複数個の冗長カラム救済単位アレイ
   は、夫々マトリクス配置された複数個のメモリセルを備
   え、該メモリセルは各冗長カラム救済単位アレイに共通
   とされるワード線に選択端子が結合され、データ線にデ
   ータ端子が結合された、第２のメモリマットを構成し、 第２のメモリマットはそれ固有のメモリセル電源配線を
   有し、 上記電源制御手段は、上記第１の接続態様において第２
   のメモリマットのメモリセル電源配線を第１の電源配線
   に共通接続し、更に、第２のメモリマットのメモリセル
   電源配線を第１の電源配線から分離し且つ選択的に上記
   第２のメモリマットのメモリセル電源配線に第２の電源
   配線を接続するための第３の接続態様を選択制御可能な
   ものであることを特徴とする請求項１記載の半導体記憶
   装置。
3. 【請求項３】 上記電源制御手段は、第１乃至３の接続
   態様の他に、各メモリセル電源配線を第１の電源配線か
   ら分離し全てのメモリセル電源配線に第２の電源配線を
   接続するための第４の接続態様を選択可能なものである
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 上記第１のメモリマットに設けられた複
   数のワード線の一部はその他のワード線における救済さ
   れるべきワード線を代替するための救済用ワード線とさ
   れ、当該救済されるべきワード線を救済用ワード線に代
   替させる手段を備えて成るものであることを特徴とする
   請求項３記載の半導体記憶装置。
5. 【請求項５】 電源制御手段は、第１のメモリマットの
   メモリセル電源配線に一対一対応で接続されて設けられ
   た第１の電源制御回路と、第２のメモリマットのメモリ
   セル電源配線に一対一対応で接続されて設けられた第２
   の電源制御回路とを備え、 第１及び第２の各電源制御回路は、それに接続されるメ
   モリセル電源配線を第１の電源配線に接続するための第
   １のスイッチ状態と、該メモリセル電源配線を第２の電
   源配線に接続するための第２のスイッチ状態と、該メモ
   リセル電源配線を第１及び第２の電源配線に非接続とす
   るための第３のスイッチ状態とを選択する第１のスイッ
   チ手段を含み、 夫々の第１及び第２の各電源制御回路には、全てのスイ
   ッチ手段に第１のスイッチ状態を指示し、また、選択的
   に一つのスイッチ手段に第２のスイッチ状態を指示し残
   りのスイッチ手段に第３のスイッチ状態を指示し、或は
   全てのスイッチ手段に第２のスイッチ状態を指示するた
   めの制御情報を与えるための制御信号線が接続されて成
   るものであることを特徴とする請求項３又は４記載の半
   導体記憶装置。
6. 【請求項６】 上記第１のスイッチ手段と第１の電源配
   線との間には、当該第１のスイッチ手段に対応されるメ
   モリマットが被救済とされるべきものである場合に切断
   状態にされるプログラムリンクが設けられて成るもので
   あることを特徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 請求項３又は４記載の半導体記憶装置に
   おけるメモリセルのＤＣ電流不良検出方法であって、 第１の電源配線には半導体記憶装置全体で共通の電源を
   与えた状態において、第１の接続態様における半導体記
   憶装置のスタンバイ電流と、第４の接続態様におけるス
   タンバイ電流との相違に基づいて一対の電源に貫通する
   メモリセルのＤＣ電流不良の有無を判定する処理と、 第１の電源配線には半導体記憶装置全体で共通の電源を
   与え、第２の電源配線には第１の電源配線に与えられる
   電源に対して電位差を持つテスト用電源を与えた状態に
   おいて、第４の接続態様において第２の電源配線に流れ
   る電流の向きによってメモリセル電源配線とデータ線と
   のリークの可能性を判定する処理と、を含むことを特徴
   とするＤＣ電流不良検出方法。