JPH0462160B2

JPH0462160B2 -

Info

Publication number: JPH0462160B2
Application number: JP57197112A
Authority: JP
Inventors: Hiroshi Iwahashi; Kyobumi Ochii
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-11-10
Filing date: 1982-11-10
Publication date: 1992-10-05
Also published as: JPS5987852A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はメモリセルが不具合な場合に、この
不良セルを予備のメモリセルに切り換えて使用で
きるような冗長性機能を持つた半導体記憶装置に
関する。

〔発明の技術的背景〕

最近、半導体記憶装置いわゆる半導体メモリの
分野では、予め正規のメモリセルと予備のメモリ
セルを形成しておき、製造後に正規のメモリセル
に不良セルがあつた場合には、この不良セルを予
備のメモリセルに切り換えて使用する冗長機能を
持つたものが増加している。これは正規のメモリ
セルのうち、わずか１つのメモリセルが不良であ
つてもメモリ全体としては不具合なため、このよ
うなメモリは不良品として破棄せざるを得ない。
しかしながら、メモリの記憶容量が増大するのに
伴ない、不良のメモリセルが発生する確率は高く
なつてきており、不良セルの発生しているメモリ
をすべて破棄していたのでは製品の価格が極めて
高価になつてしまう。そこで、全体の歩留り向上
のため、従来では、予備のメモリセルを形成し、
正規のメモリセルの一部が不良の場合にこれを切
り換えて使う方法が採用されてきたのである。

第１図は、上記予備のメモリセルが形成されて
いる、冗長機能を持つた半導体メモリのブロツク
構成図である。第１図において、１はアドレス信
号が与えられるアドレスバツフアである。このア
ドレスバツフア１からの出力は、正規のデコーダ
２及び予備のデコーダ３に並列的に与えられる。
正規のデコーダ２及び予備のデコーダ３のデコー
ド出力は正規のメモリセルアレイ４及び予備のメ
モリセルアレイ５それぞれに与えられる。正規の
デコーダ２からのデコード出力が与えられること
により、正規のメモリセルアレイ４内の１つある
いはそれ以上のメモリが選択され、この後、選択
されたメモリセルにデータが記憶されたり選択さ
れたメモリセルからデータが読み出されたりす
る。また、上記正規のデコーダ２のデコード動作
は予備のデコーダ３からのデコード出力に応じて
制御される。さらに、正規のメモリセルアレイ４
内に不良セルが存在している場合、この不良セル
に対応したアドレスが入力されると予備のデコー
ダ３が予備のメモリセルアレイ５を選択するよう
に、予備のデコーダ３がプログラムされる。この
プログラムは、たとえば内部に設けられたアルミ
ニウム、多結晶シリコン等からなるヒユーズを、
レーザ照射等の方法により選択的に溶断すること
により行なわれる。予備のデコーダ３のデコード
出力が与えられることにより、予備のメモリセル
アレイ５内のメモリセルが選択され、この後、こ
の選択された予備のメモリセルアレイ５内のメモ
リセルにデータが記憶されたり選択されたメモリ
セルからデータが読み出されたりする。一方、予
備のデコーダ３からのデコード出力に応じて予備
のメモリセルアレイ５内のメモリセルが選択され
ている際に、この予備のデコーダ３のデコード出
力が正規のメモリセルアレイ４に与えられること
により、正規のデコーダ２はそのデコード動作を
停止する。したがつて、上記不良セルに対応した
アドレスが正規及び予備のデコーダ２，３に与え
られることにより、予備のデコーダ３によつて予
備のメモリセルアレイ５内のメモリセルが選択さ
れ、正規のメモリセルアレイ４内の不良セルは選
択されない。この結果、不良セルは予備のメモリ
セルアレイ５内のメモリセルに切り換えて使用さ
れることになる。なお、正規のメモリセルアレイ
４において、メモリセルは行方向及び列方向にマ
トリクス状に配列されていて、通常１つのデコー
ド出力によつて１行分あるいは１列分のメモリセ
ルが選択されるようになつているため、正規のメ
モリセルアレイ４内の不良セルはその不良セルを
含む１行分あるいは１列分が予備のメモリセルア
レイ５内のものと切り換えられる。

〔背景技術の問題点〕

ところで、従来では、前記正規のメモリセルア
レイ４内に不良セルがあるか否かを判断するに
は、正規のデコーダ２によつて正規のメモリセル
アレイ４内のメモリセルを選択し、この選択され
たメモリセルにデータを記憶させこの後再び選択
して同じメモリセルからデータを読み出し、この
読み出されたデータが正しいかあるいは誤まつて
いるかを判定することによつて行なつている。し
かしながら、CMOS RAM（相補型MOSトラン
ジスタによつて構成されたランダムアクセスメモ
リ）のように、その消費電流、特にスタンドバイ
時の電流をほぼ零にする必要があるメモリに関し
ては、極めて小さな電流が流れているメモリセル
も上記データ不良のものと同様に不良セルとしな
ければならない。メモリセルに流れる上記電流と
してはたとえば、トランジスタのリーク電流、Ｐ
−Ｎ接合の欠陥によるリーク電流、あるいはメモ
リセル内において電源と接地間が極めて大きな抵
抗でシヨートされている時の短絡電流等がある。
しかるに、この様なリークレベルの電流は、メモ
リセルのデータを破壊する程は大きくないため、
データは正しく読み出すことができる。すなわ
ち、このようなリーク電流（そのLSIの規格によ
るがたとえば良品のメモリでは、０〜200nA程度
であるのに対し不良のものは200nA以上）による
不良セルは、従来のようにメモリセルから読み出
したデータの正誤では判断することができない。
また、従来のメモリでは上記データ不良のメモリ
セルを予備のメモリセルと切り換えるだけである
ので、上記のようなリーク電流不良に関しては何
の対策にもなつていない。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たものであり、その目的はリーク電流が生じてい
るメモリセルを不良セルとして発見することがで
きるとともにこの不良セルにおける不良の原因を
断つことによりリーク電流が生じている不良セル
に対する救済が行なえる半導体記憶装置を提供す
ることにある。

〔発明の概要〕

この発明の一実施例によれば、１つの行線に接
続された複数のメモリセルと電源電圧印加点との
間にMOSトランジスタ及びヒユーズを直列接続
し、このMOSトランジスタを行線の信号に応じ
て導通させ、このとき上記電源電圧印加点から流
れ込む電流の値を測定することによつて不良セル
を発見し、不良セルが存在する複数のメモリセル
と電源電圧印加点との間に設けられたヒユーズを
溶断することによつて不良セルを電源電圧印加点
から継続的に分離するようにした半導体記憶装置
が提供されている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の一実施例の構成を示す
回路図であり、前記正規のメモリセルアレイ４内
の１行分のメモリセルに関係する部分だけを抜き
出したものである。図において１１は前記正規の
デコーダ２の行デコード出力によつて駆動される
行線である。この行線１１と並行するように電源
電圧V_DD供給用の配線１２が設けられ、さらに行
線１１及び配線１２と交差するように各一対の列
線１３，１３が設けられる。そして、上記行線１
１及び配線１２と一対の列線１３，１３とで囲こ
まれた領域にはそれぞれ、１ビツトのデータを記
憶するためのメモリセル１４が設けられる。この
メモリセル１４は図中例示するように、それぞれ
Ｐチヤネル及びＮチヤネルMOSトランジスタか
らなり上記配線１２と接地電圧V_SS印加点との間
に挿入されフリツプフロツプ１５を構成する一対
のCMOSインバータ１６，１７と、上記フリツ
プフロツプ１５と一対の列線１３，１３それぞれ
との間に挿入されるトランスフアゲート用のＮチ
ヤネルMOSトランジスタ１８，１９とを備えて
いる。

上記電圧V_DD供給用の配線１２の一端はＰチヤ
ネルMOSトランジスタ２１及びアルミニウムあ
るいは多結晶シリコンからなるヒユーズ２２を介
して電源電圧V_DD印加点に接続されている。上記
MOSトランジスタ２１は行線１１の信号及び制
御信号Ｐを入力とする制御回路３１の出力によつ
て制御される。

上記制御回路３１は次のように構成される。す
なわち、V_DD印加点と前記V_SS印加点との間には、
ＰチヤネルMOSトランジスタ３２、Ｐチヤネル
MOSトランジスタ３３、及びＮチヤネルMOSト
ランジスタ３４がこの順に直列挿入され、このう
ちMOSトランジスタ３２のゲートには制御信号
Ｐが、MOSトランジスタ３３，３４の各ゲート
には前記行線１１の信号がそれぞれ与えられる。
さらに上記両MOSトランジスタ３３，３４の直
列接続点３５と前記V_SS印加点との間には前記信
号Ｐをゲート入力とするＮチヤネルMOSトラン
ジスタ３６が接続され、上記直列接続点３５の信
号が前記MOSトランジスタ２１のゲートに与え
られる。そして、各行のメモリセルに関係する部
分もこれと同様の構成になつている。

このような構成でなるメモリでは１行分のメモ
リセル毎に前記リーク電流が生じている不良セル
が含まれているか否かを発見することが可能であ
る。すなわち、この不良セルの発見は次のように
して行なわれる。まず、制御信号Ｐを“０”レベ
ルに設定し、前記アドレスバツフア１に連続した
アドレス信号を順次入力する。制御信号Ｐが
“０”レベルに設定されることにより、各制御回
路３１内のMOSトランジスタ３２がオン状態、
MOSトランジスタ３６がオフ状態となり、この
結果、実質的に各行線１１の信号は、Ｐチヤネル
MOSトランジスタ３３及びＮチヤネルMOSトラ
ンジスタ３４からなるCMOSインバータで反転
されてMOSトランジスタ２１のゲートに入力さ
れる。また、アドレスバルフア１に連続したアド
レス信号が順次入力されることにより、正規のメ
モリセルアレイ４内の行線１１が順次駆動され
る。ここでいま、第２図中の行線１１が駆動され
ているものとすれば、すなわちこの行線１１の信
号が“１”レベルになつていれば、前記接続点３
５の信号はこれとは反対に“０”レベルとなるの
で、MOSトランジスタ２１がオン状態になる。
したがつてこの場合、ヒユーズ２２及びオン状態
となつているMOSトランジスタ２１を介して電
源電圧V_DDが配線１２に伝えられる。このとき、
駆動されている行線１１はただ１本であり、電源
電圧V_DDが供給されている配線１２もただ１本で
ある。したがつて、このとき電源電圧V_DD印加点
とV_SS印加点との間（回路全体が集積化されてい
る場合にはV_DD用外部端子とV_SS用外部端子との
間）に電流測定手段たとえば微少電流計を挿入
し、電源電圧V_DDに流れる直列電流を測定するこ
とにより、この駆動されている行線１１に接続さ
れた複数のメモリセル１４内に不良セルが含まれ
ているか否かを検出することができる。すなわ
ち、不良セルが含まれていれば上記電流計にはた
とえば200nA以上の電流が流れる。そしてこの場
合には、ヒユーズ２２をレーザ照射等の方法によ
つて溶断することにより、不良セルが含まれてい
る１行分のメモリセル１４が接続された配線１２
を電源V_DDから継続的に分離する。

一方、上記駆動されている行線１１に接続され
ている１行分のメモリセル１４内に不良セルが含
まれていなければ上記電流計にはたとえば０〜
200nA程度の電流しか流れない。この場合にはヒ
ユーズ２２は溶断せずそのままにしておく。以
下、アドレス信号が切り変わり、異なる行線１１
が順次駆動される毎に上記電流計で電流を観測
し、この電流値に応じてヒユーズ２２を溶断する
かあるいはそのままにするかを決定し、この操作
をすべての行線１１について行なえば、不良セル
を含む１行分のメモリセル１４を電源V_DDから分
離することができる。また、上記ヒユーズ２２を
溶断する際、上記不良セルを含む１行分のメモリ
セルを前記予備のメモリセルアレイ５内のものと
切り換えるために、同時に予備のデコーダ３のプ
ログラムも行なう。このようにすれば、リーク電
流が生じている不良セルを含む１行分のメモリセ
ルに電流を流すことなく、しかもこれらを予備の
メモリセルアレイ５内のものと切り換えることが
できるため、リーク電流不良に対し良品のメモリ
として救済することができる。

そしてこの後は、制御信号Ｐを“１”レベルに
設定する。するとMOSトランジスタ３６がオン
状態、MOSトランジスタ３２がオフ状態となり、
MOSトランジスタ２１は行線１１の信号に関係
なく常にオン状態となる。したがつて、ヒユーズ
２２が溶断されていない１行分のメモリセルに対
しては配線１２を介して電源電圧V_DDがそれぞれ
供給され、各メモリセル１４では通常にデータの
記憶及び読み出しが可能となる。

なお、メモリセルはそのパターンレイアウトの
都合上、２つの行線に関するメモリセルが１つの
V_DD供給用の配線を共用する場合が多い。そして
このような場合には、前記制御回路３１はいずれ
か一方の行線に関して設ければよい。しかしなが
らこのときは、１つの配線を共用している２つの
行線に関するメモリセルを予備のメモリセルアレ
イ５内のものと切り換えることになる。

また、上記実施例回路において、通常のデータ
不良のメモリセルについては、従来と同様の方法
によつてこれを検出することができ、この不良セ
ルを予備のメモリセルアレイ５内のものと切り換
えることによつて、データ不良に対する救済も行
なうことができる。

第３図はこの発明の他の実施例の構成を示すも
のであり、前記制御回路３１の異なる列を示す。
この実施例の制御回路３１′では、行線１１と前
記両MOSトランジスタ３３，３４の共通ゲート
接続点との間にＰチヤネルMOSトランジスタ３
７及びＮチヤネルMOSトランジスタ３８からな
るCMOSインバータ３９を挿入する。

このように構成された制御回路３１′を各行線
１１に備えたメモリでは、信号Ｐが“０”レベル
の時にMOSトランジスタ３２がオン状態、MOS
トランジスタ３６がオフ状態となり、このとき行
線１１の信号はCMOSインバータ３９とＰチヤ
ネルMOSトランジスタ３３及びＮチヤンネル
MOSトランジスタ３４からなるCMOSインバー
タとで順次反転されて前記MOSトランジスタ２
１のゲートに入力される。したがつて、この実施
例の場合、駆動されている行線に関係するMOS
トランジスタ２１のみがオフ状態となり、その他
の行線に関係するMOSトランジスタ２１はすべ
てオン状態となる。

すなわち、この実施例のメモリにおいて前記リ
ーク電流による不良セルが存在する場合、前記ア
ドレスバツフア１にアドレス信号を入力せず、制
御信号Ｐを“０”レベルに設定すればすべての
MOSトランジスタ２１がオン状態となる。この
ときに電源電圧V_DD印加点とV_SS印加点との間に
電流測定手段を挿入すればたとえば200nA以上の
電流が観測される。次にこの状態で前記アドレス
バツフア１にアドレス信号を入力して行線１１を
順次駆動する。すると駆動される行線１１に関係
するMOSトランジスタ２１のみがオン状態とな
る。いま、不良セルが接続されている行線１１が
駆動されてそのMOSトランジスタ２１がオフす
ると、いままでV_DD，V_SS間に流れていた200nA以
上の電流は０〜200nA程度に低下する。したがつ
て、V_DD，V_SS間の電流変化を観測すればどの行
に不良セルが含まれているかを発見することがで
きる。また不良セルが含まれている行を発見した
ならば、前記と同様にその行に関係するヒユーズ
２２を溶断することによつて、この不良セルを含
む１行分のメモリセルを電源電圧V_DDから継続的
に分離することができる。

ところで、上記第２図及び第３図の実施例で
は、不良セルを含む１行分のメモリセルを電源
V_DDから継続的に分離するためにそれぞれMOSト
ランジスタ２１に対して直列接続されたヒユーズ
２２を用いていたが、これは制御信号Ｐにかかわ
らずMOSトランジスタ２１を継続的にオフ状態
に設定することにより実現できる。第４図はこの
発明のさらに他の実施例を示すものであり、前記
第２図の実施例回路からヒユーズ２２を省いたも
のである。このため、前記制御回路３１は次のよ
うに構成される。すなわち、この実施例の制御回
路３１″では、前記ＮチヤネルMOSトランジスタ
３４，３６の一端を直接V_SS印加点に接続する代
りにＮチヤネルMOSトランジスタ４０を共通に
介してV_SS印加点に接続し、また、接続点３５と
V_DD印加点との間にはＰチヤネルMOSトランジス
タ４１を挿入し、新たに追加された上記両MOS
トランジスタ４０，４１のゲートには分離制御回
路５１からの出力信号Ｑを与えるようにしたもの
である。

この分離制御回路５１は、V_DD印加点と信号Ｑ
出力点５２との間にヒユーズ５３を、出力点５２
とV_SS印加点との間にＮチヤネルMOSトランジス
タ５４をそれぞれ挿入し、この出力点５２の信号
をＰチヤネルMOSトランジスタ５５及びＮチヤ
ネルMOSトランジスタ５６からなるCMOSイン
バータ５７を介して上記ＮチヤネルMOSトラン
ジスタ５４のゲートに供給する如く構成される。
そして、この分離制御回路５１ではヒユーズ５３
の抵抗とMOSトランジスタ５４のオン抵抗との
比が適当に設定されて前記信号Ｑとして“１”レ
ベルの信号が得られるようになつている。

このような構成において、いまヒユーズ５３が
溶断されていなければ分離制御回路５１からの出
力信号Ｑは“１”レベルに設定される。すると
MOSトランジスタ４０はオン状態、MOSトラン
ジスタ４１はオフ状態となり、制御回路３１″は
実質的に第２図中の制御回路３１と同様に作用す
る。そして、いま不良セルが含まれる場合には分
離制御回路５１内のヒユーズ５３を溶断する。す
ると、接点５２にはV_DDが供給されないため、
V_SSレベルに放電する。そして接点５２が“０”
レベルになればCMOSインバータ５７の出力が
“１”レベルになりMOSトランジスタ５４がオン
する。よつて出力点５２における出力信号Ｑが
“０”レベルに安定に保持される。するとMOSト
ランジスタ４０がオフ状態、MOSトランジスタ
４１がオン状態となり、オフ状態となつている
MOSトランジスタ４０により接続点３５の信号
は“１”レベルに設定される。すなわち、MOS
トランジスタ４０は信号Ｑによつてオフ状態とな
つているため、行線１１の信号あるいは制御信号
Ｐのレベルがどのようになつても接続点３５の信
号が“０”レベルに設定されることはない。この
結果、この“１”レベルに設定された接続点３５
の信号により、MOSトランジスタ２１は継続的
にオフ状態のままとなり、配線１２は電源V_DDか
ら継続的に分離されることになる。

〔発明の効果〕

以上説明したようにこの発明によれば、リーク
電流が生じているメモリセルを不良セルとして発
見することができ、しかもこの不良セルを含む１
行分のメモリセルを電源から継続的に分離しその
不良の原因を断つようにしたので、リーク電流不
良に対する救済が行なえる半導体記憶装置を提供
することができる。

【図面の簡単な説明】

第１図は冗長機能を持つた半導体メモリのブロ
ツク構成図、第２図はこの発明の一実施例の回路
構成図、第３図はこの発明の他の実施例の回路構
成図、第４図はこの発明のさらに他の実施例の回
路構成図である。１１……行線、１２……V_DD供給用の配線、１
３……列線、１４……メモリセル、２１……Ｐチ
ヤネルMOSトランジスタ、２２……ヒユーズ、
３１，３１′，３１″……制御回路、３２，３３，
３７，４１，５５……ＰチヤネルMOSトランジ
スタ、３４，３６，３８，４０，５４，５６……
ＮチヤネルMOSトランジスタ、３９，５７……
CMOSインバータ、５３……ヒユーズ。

Claims

【特許請求の範囲】１メモリセルアレイ及びこのアレイ内に不良セ
ルが存在する場合にこの不良セルと切り換えて使
用される予備のメモリセルを備えた半導体記憶装
置において、制御信号に応じて上記メモリセルアレイ内のメ
モリセルを選択して電源に結合するスイツチ手段
を設け、上記スイツチ手段により選択された特定のメモ
リセルが電源に結合された状態で、上記電源に流
れる電流を検出することによつてメモリセルの良
否判定を行うようにしたことを特徴とする半導体
記憶装置。２前記スイツチ手段がMOSトランジスタで構
成されている特許請求の範囲第１項に記載の半導
体記憶装置。３前記MOSトランジスタを前記メモリセルア
レイの各行のメモリセル毎に設け、各MOSトラ
ンジスタを前記メモリセルアレイの対応する行線
の信号に応じて制御することにより、前記メモリ
セルを行単位で選択して電源に結合するようにし
た特許請求の範囲第２項に記載の半導体記憶装
置。４前記MOSトランジスタを継続的に非導通制
御することにより、前記不良セルを電源から継続
的に分離するようにした特許請求の範囲第２項に
記載の半導体記憶装置。５前記不良セルを電源から継続的に分離する分
離手段がさらに設けられた特許請求の範囲第１項
に記載の半導体記憶装置。６前記分離手段がヒユーズである特許請求の範
囲第５項に記載の半導体記憶装置。