JP6874462B2

JP6874462B2 - 情報処理装置、メモリ制御システム、メモリ制御方法およびメモリ制御プログラム

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Publication number: JP6874462B2
Application number: JP2017061362A
Authority: JP
Inventors: 安田　昌生; 昌生安田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2017-03-27
Filing date: 2017-03-27
Publication date: 2021-05-19
Anticipated expiration: 2037-03-27
Also published as: JP2018163726A

Description

本発明は、情報処理装置、メモリ制御システム、メモリ制御方法およびメモリ制御プログラムに関する。

経年劣化によるメモリセル固定故障などのＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の故障に対して、ＳＲＡＭの二重化による冗長構成を用いるといった対策や、リダンダンシ機能付きＳＲＡＭを使用するといった対策が採られている。

関連する技術として、特許文献１には、不良メモリセルを冗長メモリセルにより置き換える技術が記載されている。

特開２００８−１８６４６０号公報

しかし、ＳＲＡＭを二重化する場合にはハードウェア量の増加が膨大となり、リダンダンシ機能付きＳＲＡＭを使用する場合には不良セルとリダンダンシセルとの切り替えがＬＳＩ（Ｌａｒｇｅ−ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）の初期化時に行われるためシステム運用中に切り替えることができず、運用中にセルの固定故障に進行してしまうとその不良セルを使い続けることになる。また、ソフトエラー対策としてＥＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）による１ｂｉｔエラー訂正を行う場合でも、不良セルを使い続けている状態でソフトエラーが発生してしまうとＥＣＣによる訂正ができなくなり、システムダウンに至るといった課題がある。

特許文献１に記載された技術では、冗長メモリへのアクセスを停止させる手段についての記載がなく、システム動作中に置き換えることは想定されていない。よって、上記のような課題を有することになる。

そこで、本発明は、ハードウェア量を増大させることなく、システム動作中であってもＳＲＡＭ内の不良セルをリダンダンシセルと自動的に入れ替えることによりソフトエラーがセル固定故障のデータに発生しても救済することができる情報処理装置、メモリ制御システム、メモリ制御方法およびメモリ制御プログラムを提供することを目的とする。

本発明による情報処理装置は、メモリから読み出したデータの誤り訂正を行う訂正回路と、訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数手段と、計数手段により計数された回数が所定回数を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替える切替手段とを備えていることを特徴とする。

本発明によるメモリ制御システムは、メモリから読み出したデータの誤り訂正を行う訂正回路と、訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数手段と、計数手段により計数された回数が所定回数を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替える切替手段とを備えていることを特徴とする。

本発明によるメモリ制御方法は、訂正回路が、メモリから読み出したデータの誤り訂正を行い、計数手段が、訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数し、切替手段が、計数手段により計数された回数が所定回数を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替えることを特徴とする。

本発明によるメモリ制御プログラムは、コンピュータに、メモリから読み出したデータの誤り訂正を行う訂正処理と、誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数処理と、計数された回数が所定回数を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替える切替処理とを実行させることを特徴とする。

本発明によれば、ハードウェア量を増大させることなく、システム動作中であってもＳＲＡＭ内の不良セルをリダンダンシセルと自動的に入れ替えることによりソフトエラーがセル固定故障のデータに発生しても救済することができる。

本発明による情報処理装置の構成の一例を示すブロック図である。エラーカウント部の構成の一例を示すブロック図である。リダンダンシ切替制御部の構成の一例を示すブロック図である。情報処理装置におけるメモリ制御処理の一例を示すフローチャートである。情報処理装置の最小の構成例を示すブロック図である。

実施形態１．
以下、本発明の実施形態を、図面を参照して説明する。図１は、本発明による情報処理装置の構成の一例を示すブロック図である。なお、図１に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。図１に示すように、本実施形態では、情報処理装置は、ＬＳＩ内に、ＦＩＦＯ（ＦｉｒｓｔＩＮ，ＦｉｒｓｔＯｕｔ）として使用するＳＲＡＭ１０と、ＥＣＣ訂正回路２０とを備えている。また、本発明によるメモリ制御システムが適用された情報処理装置は、エラーカウント部３０と、リダンダンシ切替制御部４０とを備えている。エラーカウント部３０およびリダンダンシ切替制御部４０は、ＳＲＡＭ１０およびＥＣＣ訂正回路２０と同じＬＳＩに含まれていてもよいし、異なるＬＳＩに含まれていてもよい。エラーカウント部３０およびリダンダンシ切替制御部４０は、プログラムに従って動作する。

ＥＣＣ訂正回路２０は、ＳＲＡＭ１０のリードデータをＥＣＣにより誤り訂正を行う機能を備えている。また、ＥＣＣ訂正回路２０は、ＳＲＡＭ１０から読み出されたデータにおいて１ｂｉｔエラーを検出した場合に、ＥＣＣエラー情報（少なくともエラー箇所を特定可能なエラー箇所情報を含む）をエラーカウント部３０に出力する機能を備えている。

図２は、エラーカウント部３０の構成の一例を示すブロック図である。なお、図２に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。エラーカウント部３０は、エラー箇所比較部３００と、エラーカウンタ３３０と、リダンダンシ切替判定部３４０とを備えている。

エラー箇所比較部３００は、ＥＣＣ訂正回路２０から出力されたＥＣＣエラー情報を入力し、ＥＣＣエラー情報からエラー箇所情報（例えば、ＳＲＡＭ１０のメモリセルを特定する情報）を抽出し、エラー箇所情報レジスタ３１０が保持するエラー箇所情報と比較する機能を備えている。エラー箇所情報レジスタ３１０には、前回１ｂｉｔエラーを検出したエラー箇所を特定可能なエラー箇所情報が格納されている。

エラー箇所比較部３００は、ＥＣＣエラー情報から抽出したエラー箇所情報と、エラー箇所情報レジスタ３１０が保持するエラー箇所情報との比較の結果、不一致の場合には、エラー回数レジスタ３２０をリセットするとともに、抽出したエラー箇所情報をエラー箇所情報レジスタ３１０に格納し、一致した場合には、エラー回数レジスタ３２０の値をエラーカウンタ３３０によりカウントアップする機能を備えている。エラー回数レジスタ３２０には、同一箇所での１ｂｉｔエラー回数を示す値が格納されている。

リダンダンシ切替判定部３４０は、エラー回数レジスタ３２０が保持するエラー回数を示す値が、閾値レジスタ３５０が保持する閾値を超えたかどうかを判断する機能を備えている。閾値レジスタ３５０には、同一箇所での１ｂｉｔエラーをセル固定故障と判断し得るエラー回数を示す値があらかじめ格納されている。

リダンダンシ切替判定部３４０は、エラー回数レジスタ３２０が保持するエラー回数を示す値が、閾値レジスタ３５０が保持する閾値を超えたと判定した場合に、リダンダンシ切替判定信号とエラー箇所情報とをリダンダンシ切替制御部４０に出力する機能を備えている。

図３は、リダンダンシ切替制御部４０の構成の一例を示すブロック図である。なお、図３に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。図３に示すように、リダンダンシ切替制御部４０は、リダンダンシ切替指示部４１０と、ＦＩＦＯ空判定部４２０と備えている。

リダンダンシ切替制御部４０は、エラーカウント部３０から出力されたリダンダンシ切替判定信号およびエラー箇所情報を入力するとともに、ＳＲＡＭ１０のリードアドレス（ＲＡ）およびライトアドレス（ＷＡ）を入力する。

ＦＩＦＯ空判定部４２０は、リダンダンシ切替判定信号を入力すると、リードアドレス（ＲＡ）とライトアドレス（ＷＡ）とを比較し、ＲＡ＝ＷＡすなわちＦＩＦＯが空かどうかを判断する機能を備えている。

ＦＩＦＯ空判定部４２０は、ＦＩＦＯが空だと判断し、且つ、リダンダンシ切替が完了しているか否かを示す切替完了フラグ４３０が、切り替えが行われていないことを示している場合に、リダンダンシ切替が可能なタイミングであると判断して、ＳＲＡＭ１０の入力元にＢＵＳＹ信号を出力してＳＲＡＭ１０に新たなデータが送られてくるのを一時的に抑止するとともに、リダンダンシ切替要求をリダンダンシ切替指示部４１０に出力する機能を備えている。また、ＦＩＦＯ空判定部４２０は、リダンダンシ切替指示部４１０から出力された切替完了報告により、切替完了フラグ４３０がリダンダンシ切替を完了したことを示す状態に設定されると、ＢＵＳＹ信号の出力を停止し、ＳＲＡＭ１０への新たなデータの受け付けを再開させる機能を備えている。

リダンダンシ切替指示部４１０は、ＦＩＦＯ空判定部４２０からリダンダンシ切替要求を入力すると、エラーカウント部３０から出力されたエラー箇所情報からリダンダンシ切替に必要なリダンダンシ情報を生成し、生成したリダンダンシ情報をＳＲＡＭ１０に出力してリダンダンシ切替を行う機能を備えている。

リダンダンシ切替指示部４１０は、リダンダンシ切替を行うと、切替完了報告を出力して、切替完了フラグ４３０をリダンダンシ切替が完了したことを示す状態に設定する機能を備えている。

次に、メモリ制御システムを適用した情報処理装置の動作を説明する。図４は、情報処理装置におけるメモリ制御処理一例を示すフローチャートである。

ＳＲＡＭ１０に対するリード要求がなされると、ＳＲＡＭ１０のリードデータがＥＣＣ訂正回路２０に出力される。ＥＣＣ訂正回路２０は、エラーチェックを行い、ＥＣＣエラーを検出した場合には、ＥＣＣエラー情報をエラーカウント部３０に出力する（ステップＳ０１）。

エラーカウント部３０のエラー箇所比較部３００は、エラーカウント部３０から出力されたＥＣＣエラー情報を入力し、入力したＥＣＣエラー情報から抽出したエラー箇所情報と、エラー箇所情報レジスタ３１０が保持するエラー箇所情報とを比較する（ステップＳ０２）。そして、不一致の場合には、エラー箇所比較部３００は、エラー回数レジスタ３２０をリセットするとともに、ＥＣＣエラー情報から抽出したエラー箇所情報をエラー箇所情報レジスタ３１０に格納する（ステップＳ１２）。

ＥＣＣエラー情報から抽出したエラー箇所情報と、エラー箇所情報レジスタ３１０が保持するエラー箇所情報とが一致した場合には、エラー箇所比較部３００は、エラー回数レジスタ３２０の値をエラーカウンタ３３０によりカウントアップする（ステップＳ０３）。

次いで、リダンダンシ切替判定部３４０は、エラー回数が閾値を超えたかどうかを判定する（ステップＳ０４）。具体的には、リダンダンシ切替判定部３４０は、エラー回数レジスタ３２０の値が、閾値レジスタ３５０の値を超えているかどうか判定する。閾値レジスタ３５０には、同一箇所での１ｂｉｔエラーをセル固定故障と判断し得るエラー回数を示す閾値があらかじめ設定されている。

エラー回数が閾値を超えたと判定した場合には、リダンダンシ切替判定部３４０は、リダンダンシ切替判定信号とエラー箇所情報とをリダンダンシ切替制御部４０に出力する（ステップＳ０５）。

次いで、ＦＩＦＯ空判定部４２０は、エラーカウント部３０から出力されたリダンダンシ切替判定信号を入力すると、リダンダンシ切替が可能なタイミングであるか否かを判定する。具体的には、ＦＩＦＯ空判定部４２０は、リダンダンシ切替が完了しているか否かを示す切替完了フラグ４３０の状態が、切替未実施（すなわち未完了）であることを示していて、且つ、ＳＲＡＭ１０のリードアドレスとライトアドレスとが等しい、すなわちＦＩＦＯが空である場合に、リダンダンシ切替が可能なタイミングであると判定する（ステップ０６）。

リダンダンシ切替が可能なタイミングであると判定すると、ＦＩＦＯ空判定部４２０は、ＳＲＡＭ１０の入力元にＢＵＳＹ信号を出力してＳＲＡＭ１０に新たなデータが送られてくるのを一時的に抑止する制御を行うとともに、リダンダンシ切替要求をリダンダンシ切替指示部４１０に出力する（ステップＳ０７）。

リダンダンシ切替指示部４１０は、ＦＩＦＯ空判定部４２０から出力されたリダンダンシ切替要求を入力すると、エラーカウント部３０から出力されたエラー箇所情報からリダンダンシ切替に必要なリダンダンシ情報を生成し、生成したリダンダンシ情報をＳＲＡＭ１０に出力してリダンダンシ切替を行う（ステップＳ０８，Ｓ０９）。

リダンダンシ切替を行うと、リダンダンシ切替指示部４１０は、切替完了報告を出力して、切替完了フラグ４３０をリダンダンシ切替が完了していることを示す状態に設定する（ステップＳ１０）。例えば、切替完了報告を切替完了フラグ４３０に出力し、切替完了フラグ４３０はそれを保持する。

切替完了フラグ４３０がリダンダンシ切替を完了していることを示す状態に設定されると、ＦＩＦＯ空判定部４２０は、ＢＵＳＹ信号の送出を停止し、ＳＲＡＭ１０への新たなデータの受け付けを再開させる制御を行う（ステップＳ１１）。

以上に説明したように、本発明による情報処理装置は、ＬＳＩ内にＦＩＦＯとして使われる、リダンダンシセルを備えたＳＲＡＭ（図１のＳＲＡＭ１０）と、そのＳＲＡＭからのリードデータのＥＣＣによる誤り訂正を行うＥＣＣ訂正回路（図１のＥＣＣ訂正回路２０）とを有する。

また、本発明による情報処理装置は、ＥＣＣ訂正回路（図１のＥＣＣ訂正回路２０）により誤り訂正されたときのＥＣＣエラー情報から得られるエラー箇所情報を保持し、そのエラー箇所においてＥＣＣによる誤り訂正が発生した回数をカウントするエラーカウント部（図１のエラーカウント部３０）を有する。

エラーカウント部（図１のエラーカウント部３０）は、あらかじめ設定する閾値を記憶しておき、保持するエラーカウント数が閾値を超えた場合にリダンダンシセルに切替えるよう判定したことを示す信号を出力する。

また、本発明による情報処理装置は、エラーカウント部（図１のエラーカウント部３０）においてリダンダンシセルに切替えるよう判定された場合に、リダンダンシセルへの切り替えが可能な状態、すなわちＦＩＦＯが空かどうかを判定するリダンダンシ切替制御部（図１のリダンダンシ切替制御部４０）を有する。

リダンダンシ切替制御部（図１のリダンダンシ切替制御部４０）は、ＳＲＡＭ（図１のＳＲＡＭ１０）へのリードアドレスとライトアドレスとを比較し、リードアドレスとライトアドレスが等しい、すなわち、ＦＩＦＯが空だと判定した場合には、ＢＵＳＹ信号をＳＲＡＭ（図１のＳＲＡＭ１０）の入力元に出力してＳＲＡＭ（図１のＳＲＡＭ１０）に新たなデータが送られてくるのを抑止するとともに、リダンダンシ情報をＳＲＡＭ（図１のＳＲＡＭ１０）に出力してリダンダンシ切替指示を行い、リダンダンシ切替が完了した事を記憶しておく。

リダンダンシ切替制御部（図１のリダンダンシ切替制御部４０）は、リダンダンシ切替が完了するとＢＵＳＹ信号の出力を停止して、ＳＲＡＭ（図１のＳＲＡＭ１０）が新たなデータを受け付けられるようにする。

したがって、本発明による情報処理装置では、ＥＣＣによる１ｂｉｔエラー訂正が同じ箇所で何度も発生した場合にはセル固定故障と判断し、システム運用中であってもＳＲＡＭ内に有効なデータが無いタイミングでその不良セルとリダンダンシセルとを切り替えることで、セル固定故障が発生している場合においてもソフトエラーによるシステムダウンを回避できる。また、ハードウェア量を増大させることなく、情報処理装置の性能に影響を与えることもなく実現することができる。

実施形態２．
先に示した第１の実施形態では、１ｂｉｔエラーが同一箇所で設定する閾値回数以上連続して発生した場合にリダンダンシ切替を行うため、固定故障による１ｂｉｔエラーが閾値回数に至る前に異なるｂｉｔでソフトエラーが発生すると、エラーカウンタ３３０がリセットされるため、リダンダンシ切替が適切に実施されない可能性がある。これを回避するため、第２の実施形態では、エラー箇所情報レジスタ３１０とエラー回数レジスタ３２０との組を複数個備えるように構成する。

例えば、第１エラー箇所情報レジスタおよび第２エラー箇所情報レジスタと、第１エラー回数レジスタおよび第２エラー回数レジスタとを備え、第１のエラー箇所を特定するエラー箇所情報を第１エラー箇所情報レジスタが保持し、当該第１のエラー箇所において検出された１ｂｉｔエラーの回数を示す値を第１エラー回数レジスタが保持する。また、上記の第１のエラー箇所とは異なる第２のエラー箇所を特定するエラー箇所情報を第２エラー箇所情報レジスタが保持し、当該第２のエラー箇所において検出された１ｂｉｔエラーの回数を示す値を第２エラー回数レジスタが保持するように構成する。

エラー箇所比較部３００は、ＥＣＣエラー情報に含まれるエラー箇所情報と、第１エラー箇所情報レジスタおよび第２エラー箇所情報レジスタが保持するエラー箇所情報とを比較し、いずれかと一致する場合には、対応する第１エラー回数レジスタまたは第２エラー回数レジスタの値をカウントアップする。また、いずれとも一致しない場合には、例えば、第１エラー箇所情報レジスタと第２エラー箇所情報レジスタとのうち、先にエラー箇所情報が格納された方をリセットする（すなわち先に１ｂｉｔエラーが検出された箇所を示すエラー箇所情報をリセットする）。また、対応する第１エラー回数レジスタまたは第２エラー回数レジスタをリセットする。

そして、リダンダンシ切替判定部３４０は、第１エラー回数レジスタおよび第２エラー回数レジスタの値から、いずれかのエラー箇所におけるエラー回数が閾値を超えた場合にリダンダンシ切替を実施すると判定する。

この実施形態では、情報処理装置は、エラー箇所情報レジスタ３１０とエラー回数レジスタ３２０との組を複数個備えていることにより、いずれかのエラー箇所におけるエラー回数が閾値を超えた場合にリダンダンシ切替を実施することができ、リダンダンシ切替を適切に実施することができる。

なお、この実施形態では、エラー箇所情報レジスタ３１０とエラー回数レジスタ３２０とを２組備えるように構成されているが、３組以上であってもよい。

実施形態３．
また、先に示した実施形態では、ＦＩＦＯとして使用するＳＲＡＭに限定しているが、第３の実施形態ではＦＩＦＯに限定しない。リダンダンシ切替制御部４０は、先の実施形態ではＳＲＡＭ１０のリードアドレスとライトアドレスとを比較しＦＩＦＯが空かどうかを判定していたが、第３の実施形態ではＦＩＦＯが空かどうかを判定することなく、リダンダンシ切替判定信号が入力され、且つ、切替完了フラグ４３０がリダンダンシ切替を未実施であることを示している場合に、ＢＵＳＹ信号を出力してＳＲＡＭ１０への入力を抑止する。そして、その間に、リダンダンシ切替指示部４１０は、リダンダンシ情報を出力してリダンダンシ切替を行う。このような構成により、セル固定故障が発生している場合においてもソフトエラーによるシステムダウンを回避できる。また、ハードウェア量を増大させることなく、情報処理装置の性能に影響を与えることなく実現することができる。

なお、上記の各実施形態に示した構成については、いずれかの構成のみを情報処理装置に適用してもよいし、上記の各実施形態のうちの一部または全ての構成を組み合わせて情報処理装置に適用してもよい。

次に、本発明による情報処理装置の最小構成を説明する。図５は、情報処理装置の最小の構成例を示すブロック図である。図５に示されるように、情報処理装置は、最小の構成要素として、訂正回路１と、計数手段２と、切替手段３とを備えている。

図５に示す最小構成の情報処理装置では、計数手段２は訂正回路１による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数し、切替手段３は計数手段２により計数された回数が所定回数を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替える。

したがって、最小構成の情報処理装置によれば、誤り訂正が同じ箇所で何度も発生した場合にはセル固定故障と判断し、システム運用中であってメモリ内に有効なデータが無いタイミングでその不良セルとリダンダンシセルとを切り替えることで、セル固定故障が発生している場合においてもソフトエラーによるシステムダウンを回避できる。また、ハードウェア量を増大させることなく、情報処理装置の性能に影響を与えることもなく実現することができる。

なお、本実施形態では、以下の（１）〜（５）に示すような情報処理装置の特徴的構成が示されている。

（１）メモリ（例えば、ＳＲＡＭ１０により実現される）から読み出したデータの誤り訂正を行う訂正回路（例えば、ＥＣＣ訂正回路２０により実現される）と、訂正回路による誤り訂正の対象となったメモリセル（例えば、エラー箇所情報により特定される）において誤り訂正が行われた回数（例えば、エラー回数）を計数する計数手段（例えば、エラーカウント部３０により実現される）と、計数手段により計数された回数が所定回数（例えば、閾値レジスタ３５０が保持する閾値により特定される）を超えると、メモリに有効なデータが格納されていないときに、メモリセルをリダンダンシセルに切り替える切替手段（例えば、リダンダンシ切替制御部４０により実現される）とを備えたことを特徴とする。

（２）メモリ（例えば、ＳＲＡＭ１０により実現される）から読み出したデータの誤り訂正を行う訂正回路（例えば、ＥＣＣ訂正回路２０により実現される）と、訂正回路による誤り訂正の対象となったメモリセル（例えば、エラー箇所情報により特定される）において誤り訂正が行われた回数（例えば、エラー回数）を計数する計数手段（例えば、エラーカウント部３０により実現される）と、計数手段により計数された回数が所定回数（例えば、閾値レジスタ３５０が保持する閾値により特定される）を超えると、メモリセルをリダンダンシセルに切り替える切替手段（例えば、リダンダンシ切替制御部４０により実現される。第３の実施形態参照）とを備えたことを特徴とする。

（３）情報処理装置において、メモリは、ＦＩＦＯによりデータを格納し（図１のＳＲＡＭ１０参照）、切替手段は、メモリへのリードアドレスとライトアドレスとが等しいときに、メモリに有効なデータが格納されていないと判定する空判定手段（例えば、ＦＩＦＯ空判定部４２０により実現される）を含むように構成されていてもよい。

（４）情報処理装置において、切替手段は、空判定手段によりメモリに有効なデータが格納されていないと判定されたことにもとづいて、メモリへのデータ入力を制限する制御を行う（例えば、ＦＩＦＯ空判定部４２０がステップＳ０６〜Ｓ０７の処理を実行することにより実現される。図４参照）ように構成されていてもよい。

（５）情報処理装置において、訂正回路による誤り訂正の対象となったメモリセルを特定可能な情報を保持するレジスタと、当該メモリセルにおいて誤り訂正が行われた回数を特定可能な情報を保持するレジスタとの組を複数備える（第２の実施形態参照）ように構成されていてもよい。

本発明は、エンタープライズサーバなど運用を止めないことが重要な分野で用いられる情報処理装置に好適に適用可能である。

１訂正回路
２計数手段
３切替手段
２０ＥＣＣ訂正回路
３０エラーカウント部
３００エラー箇所比較部
３１０エラー箇所情報レジスタ
３２０エラー回数レジスタ
３３０エラーカウンタ
３４０リダンダンシ切替判定部
３５０閾値レジスタ
４０リダンダンシ切替制御部
４１０リダンダンシ切替指示部
４２０ＦＩＦＯ空判定部
４３０切替完了フラグ

Claims

メモリから読み出したデータの誤り訂正を行う訂正回路と、
前記訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数手段と、
前記計数手段により計数された回数が所定回数を超えると、前記メモリに有効なデータが格納されていないときに、前記メモリセルをリダンダンシセルに切り替える切替手段とを備えた
ことを特徴とする情報処理装置。
メモリは、ＦＩＦＯによりデータを格納し、
切替手段は、前記メモリへのリードアドレスとライトアドレスとが等しいときに、前記メモリに有効なデータが格納されていないと判定する空判定手段を含む
請求項１記載の情報処理装置。
切替手段は、空判定手段によりメモリに有効なデータが格納されていないと判定されたことにもとづいて、前記メモリへのデータ入力を制限する制御を行う
請求項２記載の情報処理装置。
訂正回路による誤り訂正の対象となったメモリセルを特定可能な情報を保持するレジスタと、当該メモリセルにおいて誤り訂正が行われた回数を特定可能な情報を保持するレジスタとの組を複数備える
請求項１から請求項３のうちのいずれか１項に記載の情報処理装置。
メモリから読み出したデータの誤り訂正を行う訂正回路と、
前記訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数手段と、
前記計数手段により計数された回数が所定回数を超えると、前記メモリに有効なデータが格納されていないときに、前記メモリセルをリダンダンシセルに切り替える切替手段とを備えた
ことを特徴とするメモリ制御システム。
訂正回路が、メモリから読み出したデータの誤り訂正を行い、
計数手段が、前記訂正回路による誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数し、
切替手段が、前記計数手段により計数された回数が所定回数を超えると、前記メモリに有効なデータが格納されていないときに、前記メモリセルをリダンダンシセルに切り替える
ことを特徴とするメモリ制御方法。
コンピュータに、
メモリから読み出したデータの誤り訂正を行う訂正処理と、
誤り訂正の対象となったメモリセルにおいて誤り訂正が行われた回数を計数する計数処理と、
計数された回数が所定回数を超えると、前記メモリに有効なデータが格納されていないときに、前記メモリセルをリダンダンシセルに切り替える切替処理とを
実行させるためのメモリ制御プログラム。