JP5381151B2

JP5381151B2 - 情報処理装置、バス制御回路、バス制御方法及びバス制御プログラム

Info

Publication number: JP5381151B2
Application number: JP2009039396A
Authority: JP
Inventors: 政男大和田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-02-23
Filing date: 2009-02-23
Publication date: 2014-01-08
Anticipated expiration: 2029-02-23
Also published as: JP2010198098A

Description

本発明は、情報処理装置、バス制御回路、バス制御方法及びバス制御プログラムに関するものであり、特に、バスにおけるエラー発生状況を確認する情報処理装置、その情報処理装置に含まれるバス制御回路、その情報処理装置を用いたバス制御方法及びその情報処理装置にて実行されるバス制御プログラムに関する。

一般に、メモリを含んで構成される情報処理装置においては、メモリに対するアクセスに際しパリティ付きのアドレスを用いてエラーチェックを行う。ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスを有するＰＣＩバス制御回路においては、ＰＣＩバスの動作状態が正常か否かを判断するために、ＰＣＩバスのアドレスパリティチェックを行う。アドレスパリティチェックにおいて、エラーを検出した場合は、ＳＥＲＲ（ＳｙｓｔｅｍＥｒｒｏｒ）信号を出力する。そして、ＳＥＲＲ信号が出力されると、ＰＣＩバスの信頼性が確保できないと判断し、システムを停止するという方法がとられている。

特許文献１には、仮想マシンという情報処理概念について記載されている。通常１つの情報処理装置では１つのホストＯＳ（ＯｐｅｒａｔｉｏｎＳｙｓｔｅｍ）を有するが、仮想マシンという情報処理概念を用いることにより、１つの情報処理装置で、複数のＯＳを扱うことを可能としている。ここで、１つのホストＯＳに対応する仮想マシンがバスに接続されているＩＤＥ（ＩｎｔｅｇｒａｔｅｄＤｒｉｖｅＥｌｅｃｔｒｏｎｉｃｓ）コントローラ等にアクセスした際に、ＳＥＲＲ信号が発生した場合、ＩＤＥコントローラにアクセスした仮想マシンのみの実動作を停止させる技術を開示している。

特許文献２には、障害検出器を有するコンピュータシステムにおいて、障害検出器が検出した障害情報を蓄積し、障害動作の原因を理解する技術を開示している。

特許文献３には、プロセッサからのリードライトリクエスト処理中に、データのパリティエラーを検出した場合に、パリティエラーを起こしているデータを不正にライトしないよう、ライト対象のデータを示す情報にマスクをかける技術を開示している。

特開２００７−３２３１４２号公報特開平１０−１４３３８７号公報特開平０８−２８６９７７号公報

特許文献１乃至３に開示された技術では、パリティエラーを検出した場合、バスに接続されているデバイス装置の動作を停止し、もしくは、パリティエラーを発生させたデータへのアクセスを防止する等の対応を行っているに過ぎない。そのため、バスの障害によりパリティエラーが発生したか、もしくは、バスに接続されている特定デバイスの障害によりパリティエラーを誤検出したかを判断することができなかった。

本発明の目的は、このような問題点を解決するためになされたものであり、エラーの発生原因を特定し、情報処理装置のシステム稼働率の低下を回避する、情報処理装置、バス制御回路、バス制御方法及びバス制御プログラム、を提供することを目的とする。

本発明にかかる情報処理装置は、共通のバスに接続され、当該バスのエラーを検出した場合にエラー信号を出力する複数のデバイスと、前記複数のデバイスより前記エラー信号を取得するエラー信号取得手段と、前記エラー信号取得手段により取得されたエラー信号の数に基づいて、前記バスにエラーが発生しているか否かを判定するエラー判定手段を備えるものである。

また、本発明にかかるバス制御回路は、共通のバスに接続され、前記バスのエラーを検出した場合にエラー信号を出力する複数のデバイスから、エラー信号を取得するエラー取得手段と、前記エラー信号取得手段により取得されたエラー信号の数に基づいて、前記バスにエラーが発生しているか否かを判定するエラー判定手段を備えるものである。

また、本発明にかかるバス制御方法は、共通のバスに接続された複数のデバイスのそれぞれにおいてバスのエラーを検出した場合に出力されるエラー信号を取得するステップと、前記エラー信号の数に基づいてバスにエラーが発生しているか否かを判定するステップを備えることである。

また、本発明にかかるバス制御プログラムは、共通のバスに接続された複数のデバイスのそれぞれにおいてバスのエラーを検出した場合に出力されるエラー信号を取得するステップと、前記エラー信号の数に基づいてバスにエラーが発生しているか否かを判定するステップを制御コンピュータに実行させるものである。

本発明により、エラーの発生原因を特定し、情報処理装置のシステム稼働率の低下を回避する、情報処理装置、バス制御回路、バス制御方法及びバス制御プログラム、を提供することができる。

実施の形態１にかかる情報処理装置の構成図である。実施の形態１にかかる情報処理装置の構成図である。実施の形態１にかかるＰＣＩデバイスのフローチャートである。実施の形態１にかかるエラー取得部及びエラー判定部のフローチャートである。実施の形態１にかかるエラー出力制御部及びマスク部のフローチャートである。実施の形態２にかかる情報処理装置の構成図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。

（実施の形態１）
図１を用いて、本発明の実施の形態１にかかる情報処理装置の構成について説明する。情報処理装置は、ＰＣＩデバイス１ａ乃至１ｄと、エラー取得部１０と、エラー判定部１１と、ＰＣＩバス１５を備えている。

ＰＣＩデバイス１ａ乃至１ｄは、それぞれがＰＣＩバス１５に接続されている。ＰＣＩデバイス１ａ乃至１ｄにおいて、データの書き込み処理もしくは読み出し処理を、ＰＣＩデバイス１５を介して行う。ＰＣＩデバイス１ａ乃至１ｄは、ＰＣＩバスのエラーを検出した場合に、エラー取得部１０に対して、エラー信号を出力する。エラー信号を取得したエラー取得部１０は、エラー信号をエラー判定部１１に出力する。

ＰＣＩデバイス１ａ乃至１ｄは、共通のＰＣＩバス１５に接続され、ＰＣＩバス１５のエラーを検出した場合に、エラー信号を出力する。具体的には、ＰＣＩデバイス１ａ乃至１ｄのうちの１つのＰＣＩデバイスに対して、データの書き込み処理もしくは読み出し処理を行う際に出力されるＰＣＩデバイスのアドレス情報に関して、ＰＣＩデバイス１ａ乃至１ｄは、パリティチェックを行う。パリティチェックとは、例えば、ＰＣＩデバイスのアドレス情報を８ビットで示す場合について説明する。８ビットのうち１が設定されているビットの個数が偶数個の場合、０をアドレス情報に付加して送信する。１が設定されているビットの数が奇数個の場合、１をアドレス情報に付加して送信する。受信した側は、１が設定されているビットの個数の偶数又は奇数を示す情報と、８ビットのアドレス情報のうち、１が設定されている個数を比較する。比較した結果、偶奇情報が一致しない場合、データに誤りがあるとして、パリティエラーを検出する。

アドレスパリティエラーを検出したＰＣＩデバイスは、ＳＥＲＲ信号をエラー取得部１０に出力する。

エラー取得部１０は、ＰＣＩバスに接続されているＰＣＩデバイス１ａ乃至１ｄのうち、アドレスパリティエラーを検出したＰＣＩデバイスから、ＳＥＲＲ信号を取得する。エラー取得部１０は、取得したＳＥＲＲ信号をエラー判定部１１に出力してもよく、取得したＳＥＲＲ信号の個数をエラー判定部１１に出力してもよい。又は、ＳＥＲＲ信号を出力したＰＣＩデバイスを示すＰＣＩデバイス情報をエラー判定部１１に出力してもよい。

エラー判定部１１は、エラー取得部から取得したエラー信号の数に基づいてＰＣＩバス１５にエラーが発生しているか否か判定する。具体的には、ＳＥＲＲ信号の数に基づいて、ＰＣＩバス１５にエラーが発生しているか否かを判定する。

また、エラー取得部１０及びエラー判定部１１は、バス制御プログラムに基づいて動作する制御コンピュータ（例えばマイクロプロセッサユニット）により構成される。エラー取得部１０とエラー判定部１１は、同一の制御コンピュータにより構成されてもよく、異なる制御コンピュータにより構成されてもよい。

次に、図２を用いて本発明の実施の形態１にかかる情報処理装置の詳細な構成について説明する。情報処理装置は、ＰＣＩデバイス１ａ乃至１ｄと、ＰＣＩマスタデバイス２と、アドレス情報格納部３ａ乃至３ｄと、マスク部４ａ乃至４ｄと、エラー取得部１０と、エラー判定部１１と、エラー出力制御部１２と、ＰＣＩバス１５を備える。ＰＣＩデバイス１ａ乃至１ｄは、図１と同様に、ＰＣＩバス１５に接続されている。また、ＰＣＩデバイス１ａ乃至１ｄは、アドレス情報格納部３ａ乃至３ｄを有する。ＰＣＩマスタデバイス２も、ＰＣＩバス１５に接続されている。ＰＣＩデバイス１ａ乃至１ｄから出力されるＳＥＲＲ信号は、マスク部４ａ乃至４ｄを介して、エラー取得部１０に出力される。エラー取得部１０が取得したＳＥＲＲ信号は、エラー判定部１１に出力される。エラー判定部１１が取得したＳＥＲＲ信号に基づいて、ＰＣＩデバイスの故障を特定した場合、当該故障情報を、エラー出力制御部１２に出力する。エラー出力制御部１２は、当該故障しているＰＣＩデバイスに接続されているマスタ部に対して、当該ＰＣＩデバイスから出力されるＳＥＲＲ信号について、マスク制御をするように設定する。

ＰＣＩデバイス１ａ乃至１ｄは、ＰＣＩバス１５に出力されるアドレス情報から、パリティエラーを検出し、ＳＥＲＲ信号をエラー取得部１０に出力する。この場合、ＳＥＲＲ信号は、ＰＣＩバス１５に出力せず、マスク部４ａ乃至４ｄを介してシステムエラー取得部１０に出力する。具体的には、ＰＣＩマスタデバイス２が、例えばＰＣＩデバイス１ａに対してデータの書き込みもしくは読み出し処理を実行する場合に、ＰＣＩデバイス１ａに関するアドレス情報を、アドレス情報格納部３ａ乃至３ｄに出力する。ＰＣＩデバイス１ａ乃至１ｄは、アドレス情報格納部３ａ乃至３ｄに格納されているアドレス情報に対して、アドレスパリティチェックを実行する。アドレスパリティチェックエラーを検出したＰＣＩデバイスは、マスク部４ａ乃至４ｄを介して、エラー取得部１０に対して、ＳＥＲＲ信号を出力する。

エラー取得部１０は、ＰＣＩデバイス１ａ乃至１ｄから取得したＳＥＲＲ信号を、エラー判定部１１に出力する。エラー判定部１１は、エラー取得部１０が、ＰＣＩバス１５に接続されているＰＣＩデバイス（ＰＣＩマスタデバイス２を除く）数と同一のＳＥＲＲ信号を取得した場合、ＰＣＩバス１５で実際にアドレスパリティエラーが発生したと判定し、ＰＣＩバス１５にＳＥＲＲ信号を出力する。また、エラー取得部１０が、ｎ（２≦ｎ≦ＰＣＩデバイス数−１）以上かつＰＣＩデバイス（ＰＣＩマスタデバイス２を除く）数−１未満、のＰＣＩデバイスからＳＥＲＲ信号を受信した場合は、何らかの問題により、ＰＣＩバス１５の状態が不安定であると判定し、ＰＣＩバス１５にＳＥＲＲ信号を出力する。

エラー取得部１０が取得したＳＥＲＲ信号の数が１以上かつｎ（２≦ｎ≦ＰＣＩデバイス数−１）未満の場合、例えば、ＰＣＩデバイス１ｄからＳＥＲＲ信号を取得した場合、他のＰＣＩデバイス１ａ乃至１ｃはＳＥＲＲ信号を出力していないことから、ＰＣＩデバイス１ｄの故障の可能性が高いと判定する。例えば、アドレス情報格納部３ｄが故障した場合が該当する。この場合、エラー判定部１１は、ＳＥＲＲ信号をＰＣＩバス１５には出力しない。さらに、ＰＣＩデバイス１ｄが故障しているというステータスを保持しつつ、エラー出力制御部１２に、ＰＣＩデバイス１ｄの故障を通知する。

エラー出力制御部１２は、以後のＰＣＩデバイス１ｄからのＳＥＲＲ信号をマスク処理するように、マスク部４ｄに通知を行う。ここで、マスク処理とは、例えば、ＰＣＩデバイス１ｄが、ＳＥＲＲ信号の出力として「１」を設定してきた場合、マスク部４ｄは「０」に設定し、エラー取得部１０に出力を行うことである。

マスク部４ａ乃至４ｄは、ＰＣＩデバイス１ａ乃至１ｄからＳＥＲＲ信号を受信した際に、エラー出力制御部１２から、マスク処理の通知を受けている場合は、マスク処理を実行し、マスク処理後の信号をエラー取得部１０に出力する。マスク処理の通知を受けていない場合は、取得したＳＥＲＲ信号をエラー取得部１０に出力する。

次に、図３を用いて、本発明の実施の形態１にかかるＰＣＩデバイスの処理の流れにつき説明を行う。ＰＣＩマスタデバイス２は、ＰＣＩデバイス１ａ乃至１ｄのうちの１つのＰＣＩデバイスに対して、データの書き込み処理又はデータの読み出し処理を行う場合に、当該処理に先立ち、ＰＣＩデバイスのアドレス情報を、各ＰＣＩデバイスの有するアドレス情報格納部３ａ乃至３ｄに出力する。ＰＣＩデバイス１ａ乃至１ｄは、自デバイス宛てのアドレス情報か否かにかかわらず、アドレス情報格納部３ａ乃至３ｄに出力されるアドレス情報についてアドレスパリティエラーの確認を行う（Ｓ１０）。

次に、ＰＣＩデバイス１ａ乃至１ｄは、アドレスパリティエラーを検出した場合（Ｓ１１）、ＳＥＲＲ信号をエラー取得部１０に対して出力する（Ｓ１２）。

次に、ＰＣＩデバイス１ａ乃至１ｄは、アドレスパリティエラーを検出しなかった場合、アドレス情報格納部３ａ乃至３ｄに格納されているアドレスが、自ＰＣＩデバイス宛てのアドレスか否かを確認する（Ｓ１３）。自デバイス宛てアドレスである場合、ＰＣＩマスタデバイス２から、データの書き込み処理もしくは読み出し処理等が実行される（Ｓ１４）。アドレス情報格納部３ａ乃至３ｄに格納されているアドレスが、自ＰＣＩデバイス宛てのアドレスではない場合、処理を完了する。

次に、図４を用いて、本発明の実施の形態１にかかるエラー取得部１０及びエラー判定部１１の処理の流れにつき説明する。エラー取得部１０は、ＰＣＩデバイス１ａ乃至１ｄから、ＳＥＲＲ信号を取得する（Ｓ２０）。ここでは、アドレスパリティエラーを検出し、ＳＥＲＲ信号を出力したＰＣＩデバイスのみから、ＳＥＲＲ信号を取得する。

次に、エラー判定部１１は、エラー取得部１０が取得したＳＥＲＲ信号の数が閾値ｎ以上であるか否かを確認する（Ｓ２１）。具体的には、エラー判定部１１は、エラー取得部１０が取得したＳＥＲＲ信号を取得するか、エラー取得部１０が取得したＳＥＲＲ信号の個数情報を取得するか、もしくは、エラー取得部１０が取得したＳＥＲＲ信号を出力したＰＣＩデバイス情報を取得する。これにより、エラー取得部１０が取得したＳＥＲＲ信号の個数を判断することができる。

次に、エラー取得部１０が取得したＳＥＲＲ信号の数が２もしくはｎ（ｎ≧２）であった場合、エラー判定部は、ＰＣＩバス１５が故障もしくは、何らかの問題により、ＰＣＩバス１５の状態が不安定であると判定し、ＰＣＩデバイス１５にＳＥＲＲ信号を出力する（Ｓ２２）。ＳＥＲＲ信号は、ＰＣＩバス１５に接続されているＰＣＩデバイスの数分だけ取得しうる。ただし、ＰＣＩマスタデバイスは含めないものとする。

次に、ＰＣＩバス１５にＳＥＲＲ信号が出力された場合、チップセット等がＳＥＲＲ信号を検出し、システムの停止処理を行う（Ｓ２３）。

次に、エラー取得部１０が取得したＳＥＲＲ信号の数が１の場合、ＰＣＩバスに接続されている他のＰＣＩデバイスからＳＥＲＲ信号を出力していないことから、ＳＥＲＲ信号を出力したＰＣＩデバイスの故障の可能性が高いと判定する（Ｓ２４）。具体的には、ＰＣＩデバイスの有する、アドレス情報格納部３ａ乃至３ｄもしくはアドレスパリティチェック検出部（図示せず）に何らかの故障が発生したものと判定できる。この場合、エラー判定部１１は、ＰＣＩバス１５にＳＥＲＲ信号を出力しない。さらに、ＰＣＩデバイスが故障しているというステータスを保持しつつ、エラー出力制御部１２に、ＰＣＩデバイスの故障を通知する（Ｓ２５）。又は、ＳＥＲＲ信号の数の閾値をｎ（ｎ≧１）として、ｎ未満の数のＳＥＲＲ信号を取得した場合は、エラー判定部１１は、ＰＣＩバス１５にＳＥＲＲ信号を出力しない、としてもよい。

次に、図５を用いて、本発明の実施の形態１にかかるマスク部の処理の流れにつき説明する。マスク部４ａ乃至４ｄは、ＰＣＩデバイス１ａ乃至１ｄから、アドレスパリティエラーの検出に伴い、ＳＥＲＲ信号を取得する（Ｓ３０）。

次に、取得したＳＥＲＲ信号は、エラー出力制御部１２から、マスク処理の通知を受けているＳＥＲＲ信号であるか否かを確認する（Ｓ３１）。マスク処理の対象となるＳＥＲＲ信号である場合は、取得したＳＥＲＲ信号にマスク処理を行う（Ｓ３２）。具体的には、例えば、ＰＣＩデバイス１ｄが、ＳＥＲＲ信号の出力として「１」を設定してきた場合、マスク部４ｄは「０」に設定することである。この場合、マスク部４ｄは、マスク処理後の「０」を設定した信号を、ＳＥＲＲ信号取得部１０に出力する。

次に、マスク部４ａ乃至４ｄが取得した信号が、エラー出力制御部１２から、マスク処理の通知を受けていない信号である場合には、ＰＣＩデバイス１ａ乃至１ｄから取得したＳＥＲＲ信号を、エラー取得部１０に出力する。

以上説明したように、本発明の実施の形態１にかかる情報処理装置では、各ＰＣＩデバイスからのＳＥＲＲ信号の数に基づいて、ＰＣＩバスへのＳＥＲＲ信号の出力可否を判定することで、特定のデバイスがアドレスパリティエラーを誤検出した場合に、システムを停止せず、コンピュータ装置が動作を継続することができる。

（実施の形態２）
次に、図６を用いて本発明の実施の形態２にかかる情報処理装置の構成について説明する。情報処理装置は、監視部２０を備えるものであり、その他の構成は図２と同様である。監視部２０は、エラー判定部１１にて保持しているＰＣＩデバイスの故障のステータス情報を取得する。監視部２０は、故障のステータス情報に該当するＰＣＩデバイスを無効化する処理を行う。

以上説明したように、本発明の実施の形態２にかかる情報処理装置では、故障したＰＣＩデバイスを使用しないコンピュータ動作を問題なく継続することができる。

以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を本発明の範囲において容易に変更、追加、変換することが可能である。

１ａ、１ｂ、１ｃ、１ｄＰＣＩデバイス
２ＰＣＩマスタデバイス
３ａ乃至３ｄアドレス情報格納部
４ａ、４ｂ、４ｃ、４ｄマスク部
１０エラー取得部
１１エラー判定部
１２エラー出力制御部
１５ＰＣＩバス
２０監視部

Claims

共通のバスに接続され、当該バスに出力されたアドレス情報に基づいてアドレスパリティエラーを検出した場合にエラー信号を出力する複数のデバイスと、
前記複数のデバイスより前記エラー信号を取得するエラー信号取得手段と、
前記エラー信号取得手段により取得されたエラー信号の数に基づいて、前記バスにエラーが発生しているか否かを判定するエラー判定手段と、を備え、
前記エラー判定手段は、前記エラー信号の数が閾値ｎ（ｎ≧２）以上の場合は、前記バスに故障が発生したと判定するとともに前記エラー信号を前記バスに出力し、前記エラー信号の数が１以上かつ閾値ｎ（ｎ≧２）未満の場合は、エラーを検出した前記デバイスに故障が発生したと判定するとともに前記エラーを検出した前記デバイスからのエラー信号をマスクする、情報処理装置。
前記エラー判定手段が、前記エラーを検出した前記デバイスにてエラーが発生していると特定した場合、当該デバイス情報を取得し、前記デバイスを無効化する監視手段をさらに備える請求項１記載の情報処理装置。
前記バスはＰＣＩバスであることを特徴とする請求項１又は２記載の情報処理装置。
共通のバスに接続され前記バスに出力されたアドレス情報に基づいてアドレスパリティエラーを検出した場合にエラー信号を出力する複数のデバイスから、エラー信号を取得するエラー信号取得手段と、
前記エラー信号取得手段により取得されたエラー信号の数に基づいて、前記バスにエラーが発生しているか否かを判定するエラー判定手段と、を備え、
前記エラー判定手段は、前記エラー信号の数が閾値ｎ（ｎ≧２）以上の場合は、前記バスに故障が発生したと判定するとともに前記エラー信号を前記バスに出力し、前記エラー信号の数が1以上かつ閾値ｎ（ｎ≧２）未満の場合は、エラーを検出した前記デバイスに故障が発生したと判定するとともに前記エラーを検出した前記デバイスからのエラー信号をマスクする、バス制御回路。
共通のバスに接続された複数のデバイスのそれぞれにおいてバスに出力されたアドレス情報に基づいてアドレスパリティエラーを検出した場合に出力されるエラー信号を取得するステップと、
前記エラー信号の数に基づいてバスにエラーが発生しているか否かを判定するステップを備え、
前記判定するステップにおいて、前記エラー信号の数が閾値ｎ（ｎ≧２）以上の場合は、前記バスに故障が発生したと判定するとともに前記エラー信号を前記バスに出力し、前記エラー信号の数が1以上かつ閾値ｎ（ｎ≧２）未満の場合は、エラーを検出した前記デバイスに故障が発生したと判定するとともに前記エラーを検出した前記デバイスからのエラー信号をマスクする、バス制御方法。
取得した前記エラー信号の数に基づいて前記デバイスにてエラーが発生していると特定した場合、当該デバイス情報を取得するステップと、
前記デバイスを無効化するステップをさらに備える請求項５記載のバス制御方法。
共通のバスに接続された複数のデバイスのそれぞれにおいてバスに出力されたアドレス情報に基づいてアドレスパリティエラーを検出した場合に出力されるエラー信号を取得するステップと、
前記エラー信号の数に基づいてバスにエラーが発生しているか否かを判定し、判定する際に、前記エラー信号の数が閾値ｎ（ｎ≧２）以上の場合は、前記バスに故障が発生したと判定するとともに前記エラー信号を前記バスに出力し、前記エラー信号の数が1以上かつ閾値ｎ（ｎ≧２）未満の場合は、エラーを検出した前記デバイスに故障が発生したと判定するとともに前記エラーを検出した前記デバイスからのエラー信号をマスクするステップを制御コンピュータに実行させるバス制御プログラム。