KR20070059952A

KR20070059952A - 메모리 시험 장치

Info

Publication number: KR20070059952A
Application number: KR1020060112172A
Authority: KR
Inventors: 기무라 다카히로
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2005-12-06
Filing date: 2006-11-14
Publication date: 2007-06-12
Also published as: JP2007157264A; TW200733125A

Abstract

복수의 페일 메모리를 형성하여 시험 시간의 단축을 도모하는 메모리 시험 장치를 실현하는 것을 목적으로 한다.

본 발명의 메모리 시험 장치는 피시험 메모리의 출력의 패스, 페일을 판정하는 판정부와, 이 판정부의 페일 데이터를 교대로 저장하는 2 개의 페일 메모리와, 이들 페일 메모리 마다 형성되는 버퍼 메모리와, 이들 버퍼 메모리로부터의 전회까지의 페일 데이터와 페일 메모리로부터의 최신의 페일 데이터를, 최신의 페일 데이터를 저장하는 페일 메모리에 대응하는 버퍼 메모리에 전송하는 전송부와, 버퍼 메모리의 페일 데이터에 의해 리던던시 연산을 실시하는 리던던시 연산부를 포함한다.

페일 메모리, 메모리 시험

Description

메모리 시험 장치{MEMORY TESTING EQUIPMENT}

도 1 은 종래의 메모리 시험 장치의 구성을 나타낸 도면.

도 2 는 도 1 에 나타내는 장치의 동작을 설명하는 도면.

도 3 은 본 발명의 일 실시예를 나타낸 구성도.

도 4 는 도 3 에 나타내는 장치의 동작을 설명하는 도면.

*부호의 설명*

1 : DUT 2, 20 : 판정부

3, 31, 32 : FM 4, 40 : 복사부

41, 42 : OR 게이트 5, 51, 52 : BM

6, 60 : 리던던시 연산부

[특허문헌 1] 일본 공개특허공보 2003-75509호

본 발명은 피시험 메모리를 시험하는 메모리 시험 장치에 관한 것으로서, 복수의 페일 메모리를 형성하여 시험 시간의 단축을 도모하는 메모리 시험 장치에 관 한 것이다.

메모리 시험 장치는 피시험 메모리에 시험 패턴을 부여하고, 피시험 메모리로부터의 출력과 기대치 패턴을 비교하여 피시험 메모리의 양부를 판정하고 있다. 이러한 장치는 예를 들어, 특허문헌 1 등에 기재되어 있다. 이러한 장치를, 도 1 을 사용하여 이하에 설명한다.

도 1 에 있어서, DUT (Device Under Test ; 1) 는 피시험 메모리이다. 판정부 (2) 는 DUT (1) 로부터의 출력을 입력하고, DUT (1) 의 출력과 기대치 패턴을 비교하여 패스, 페일을 판정한다. 페일 메모리 (이하, FM ; Fail Memory 라고 약기한다 ; 3) 는 판정부 (2) 의 판정 결과 (페일 데이터) 를 저장한다. 복사부 (4) 는 FM (3) 의 페일 데이터를 판독한다. 버퍼 메모리 (이하, BM ; Buffer Memory 라고 약기한다 ; 5) 는 복사부 (4) 로부터의 페일 데이터를 저장한다. 리던던시 연산부 (6) 는 BM (5) 의 페일 데이터에 의해 결함을 구제할 수 있는지 여부의 리던던시 연산을 실시한다.

이러한 장치의 동작을 도 2 를 사용하여 설명한다. 도 2 는 도 1 에 나타내는 장치의 동작을 설명하는 도면으로서, (a) 는 FM (3) 의 사용 상태, (b) 는 BM (5) 의 사용 상태를 나타낸다.

도시하지 않은 패턴 발생부로부터 DUT (1) 에 시험 패턴이 부여된다. 그리고, 판정부 (2) 가 DUT (1) 의 출력과 패턴 발생부로부터의 기대치 패턴을 비교하여, 판정 결과를 FM (3) 에 저장한다. 그리고, 1 회의 시험이 종료되면, 복사부 (4) 가 FM (3) 의 페일 데이터를 BM (5) 에 복사 (전송) 한다. 그리고, 다시 패턴 발생부로부터 DUT (1) 에 시험 패턴이 부여된다. 그리고, 판정부 (2) 가 DUT (1) 의 출력과 패턴 발생부로부터의 기대치 패턴을 비교하여, 판정 결과를 FM (3) 에 저장한다. 이 때, 리던던시 연산부 (6) 가 BM (5) 의 페일 데이터를 사용하여 리던던시 연산을 실시한다. 그리고, 다음의 시험이 종료되면, 복사부 (4) 가 FM (3) 의 페일 데이터를 BM (5) 에 복사한다. 이러한 동작을 반복한다.

이러한 장치에서는, FM (3) 의 페일 데이터를 BM (5) 에 전송하여, 리던던시 연산 중에도 DUT (1) 의 시험이 행해지도록 하고 있다. 그러나, FM (3) 에서 BM (5) 으로의 전송 시간이 필요하기 때문에, 복수의 시험을 실시하면, 전송 시간 때문에 시험 시간이 걸린다. 그래서, FM (3) 을 복수개 형성하여 전송 시간을 없애는 것을 고려해 볼 수 있는데, 페일 데이터는 그 때만의 데이터뿐만이 아니라, 축적된 페일 데이터가 필요하기 때문에, 복수의 FM 에 페일 데이터를 저장할 수 없어, 시험 시간의 단축을 도모할 수 없었다.

본 발명이 해결하려고 하는 과제는, 복수의 페일 메모리를 형성하여 시험 시간의 단축을 도모하는 메모리 시험 장치를 실현하는 것에 있다.

이하, 본 발명을 도면을 사용하여 상세하게 설명한다. 도 3 은 본 발명의 일 실시예를 나타낸 구성도이다.

도 3 에 있어서, 판정부 (20) 는 판정부 (2) 대신에 형성되고, DUT (1) 의 출력과 기대치 패턴을 비교하여 패스, 페일을 판정한다. FM (31, 32) 은 FM (3) 대신에 형성되고, 판정부 (20) 의 페일 데이터를 교대로 저장한다. 즉, FM (31) 에 홀수번째의 시험 결과를 저장하고, FM (32) 에 짝수번째의 시험 결과를 저장한다. 복사부 (40), OR 게이트 (41, 42) 는 전송부에서, 복사부 (4) 대신에 형성된다. 복사부 (40) 는 페일 메모리 (31, 32) 의 페일 데이터를 전송한다. OR 게이트 (41, 42) 는 논리화 회로로서, 각각 일방의 입력단에 복사부 (40) 로부터 FM (31, 32) 의 페일 데이터가 입력된다. 버퍼 메모리 (51, 52) 는 복사부 (40) 의 제어 신호에 의해 읽고 쓰기를 실시하여, 각각 OR 게이트 (42, 41) 의 타방의 입력단에 페일 데이터를 출력하고, 각각 OR 게이트 (41, 42) 의 출력단의 페일 데이터를 기록한다. 리던던시 연산부 (60) 는 BM (51, 52) 의 페일 데이터에 의해 리던던시 연산을 실시한다.

이러한 장치의 동작을 도 4 를 사용하여 설명한다. 도 4 는 도 3 에 나타내는 장치의 동작을 설명하는 도면으로서, (a) 는 FM (31) 의 사용 상태, (b) 는 BM (51) 의 사용 상태, (c) 는 FM (32) 의 사용 상태, (d) 는 BM (52) 의 사용 상태이다.

도시하지 않은 패턴 발생부로부터 DUT (1) 에 시험 패턴이 부여된다. 그리고, 판정부 (20) 가 DUT (1) 의 출력과 패턴 발생부로부터의 기대치 패턴을 비교하여, 판정 결과 (페일 데이터) 를 FM (31) 에 저장한다.

그리고, 1 회의 시험이 종료되면, 복사부 (40) 는 BM (51) 에 기록의 제어 신호, BM (52) 에 판독의 제어 신호를 출력한다. 또, 복사부 (40) 가 FM (31) 의 페일 데이터를 OR 게이트 (41) 에 출력한다. OR 게이트 (41) 는 FM (31) 의 페일 데이터와 BM (52) 으로부터의 페일 데이터의 논리합을 BM (51) 에 출력하고, BM (51) 이 저장한다. 이 BM (51) 을 사용하여, 리던던시 연산부 (60) 가 리던던시 연산을 실시한다.

이 때, 다음의 시험도 개시되어, 패턴 발생부로부터 DUT (1) 에 시험 패턴이 부여된다. 그리고, 판정부 (2) 가 DUT (1) 의 출력과 패턴 발생부로부터의 기대치 패턴을 비교하여, 판정 결과를 FM (32) 에 저장한다.

그리고, 복사부 (40) 는 BM (51) 에 판독의 제어 신호, BM (52) 에 기록의 제어 신호를 출력한다. 또, 복사부 (40) 가 FM (32) 의 페일 데이터를 OR 게이트 (42) 에 출력한다. OR 게이트 (42) 는 FM (32) 의 페일 데이터와 BM (51) 으로부터의 페일 데이터의 논리합을 BM (52) 에 출력하고, BM (52) 이 저장한다. 이 BM (52) 을 사용하여, 리던던시 연산부 (60) 가 리던던시 연산을 실시한다.

이 때, 다음의 시험이 개시되어, 패턴 발생부로부터 DUT (1) 에 시험 패턴이 부여된다. 그리고, 판정부 (20) 가 DUT (1) 의 출력과 패턴 발생부로부터의 기대치 패턴을 비교하여, 판정 결과를 FM (31) 에 저장한다. 이러한 동작을 반복한다.

이와 같이, 복사부 (40) 가, FM (31, 32) 의 최신의 페일 데이터를 OR 게이트 (41, 42) 에 출력하고, BM (52, 51) 으로부터 전회의 페일 데이터를 판독하여, OR 게이트 (41, 42) 에 출력하고, OR 게이트 (41, 42) 에서 논리합을 실시하여 BM (51, 52) 에 저장하기 때문에, 홀수회, 짝수회의 시험을 맞춰 페일 데이터의 축적 을 실시할 수 있기 때문에, 페일 메모리 (31, 32) 를 형성하여 시험 시간의 단축을 도모할 수 있다.

또한, 본 발명은 이에 한정되는 것은 아니며, 리던던시 연산부 (60) 는 BM (51, 52) 양방의 리던던시 연산을 실시하는 구성을 나타냈지만, BM (51, 52) 마다 리던던시 연산부를 형성하는 구성이어도 된다.

또, 복사부 (40) 는 FM (31, 32) 의 페일 데이터를 입력하고, OR 게이트 (41, 42) 에 출력하는 구성을 나타냈지만, FM (31, 32) 으로부터 직접 OR 게이트 (41, 42) 에 출력하는 구성으로 해도 된다.

또, OR 게이트 (41, 42) 의 출력단을 BM (51, 52) 에 접속시키는 구성을 나타냈는데, 2 개의 멀티플렉서를 형성하여, 일방의 멀티플렉서가 복사부 (40) 로부터 FM (31) 의 페일 데이터와 OR 게이트 (41) 의 출력 중 어느 하나를 선택하여 BM (51) 에 출력하고, 타방의 멀티플렉서가 복사부 (40) 로부터 FM (32) 의 페일 데이터와 OR 게이트 (42) 의 출력 중 어느 하나를 선택하여 BM (52) 에 출력한다. 멀티플렉서가 복사부 (40) 의 출력을 선택하고, 복사부 (40) 로부터의 페일 데이터를 직접 BM (51, 52) 에 출력함으로써, FM (31, 32) 을 하나의 FM 으로서 취급함과 함께, BM (51, 52) 을 하나의 BM 으로서 취급함으로써, 큰 페일 데이터량을 취급할 수 있다.

본 발명에 따르면, 복수의 페일 메모리를 형성하여 시험 시간의 단축을 도모하는 메모리 시험 장치를 실현할 수 있다.

Claims

피시험 메모리를 시험하는 메모리 시험 장치에 있어서,

상기 피시험 메모리의 출력과 기대치 패턴과 비교하여 패스, 페일을 판정하는 판정부와,

이 판정부의 페일 데이터를 교대로 저장하는 적어도 2 개의 페일 메모리와,

이들 페일 메모리마다 형성되는 버퍼 메모리와,

이들 버퍼 메모리로부터의 전회까지의 페일 데이터와 상기 페일 메모리로부터의 최신의 페일 데이터를, 최신의 페일 데이터를 저장하는 페일 메모리에 대응하는 버퍼 메모리에 전송하는 전송부와,

상기 버퍼 메모리의 페일 데이터에 의해 리던던시 연산을 실시하는 리던던시 연산부를 구비한 것을 특징으로 하는 메모리 시험 장치.
제 1 항에 있어서,

전송부는, 버퍼 메모리의 전회까지의 페일 데이터와 페일 메모리의 최신의 페일 데이터의 논리합을 실시하고, 최신의 페일 데이터를 저장하는 페일 메모리에 대응하는 버퍼 메모리에 출력하는 논리화 회로를 갖는 것을 특징으로 하는 메모리 시험 장치.