JPS63280342A - シフトパス故障診断装置 - Google Patents
シフトパス故障診断装置Info
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- JPS63280342A JPS63280342A JP62116260A JP11626087A JPS63280342A JP S63280342 A JPS63280342 A JP S63280342A JP 62116260 A JP62116260 A JP 62116260A JP 11626087 A JP11626087 A JP 11626087A JP S63280342 A JPS63280342 A JP S63280342A
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- shift registers
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- 238000012423 maintenance Methods 0.000 claims abstract description 40
- 238000003745 diagnosis Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 11
- 230000008439 repair process Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 230000010365 information processing Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎亙光１
本発明はシフトパス故障診断方式に関し、特に情報処理
装置におけるシフトパスの故障時の診断に関する。
装置におけるシフトパスの故障時の診断に関する。
１１反１
従来、情報処理装置においては、ハードウェアｅ＝ｉの
保守交ｍ単位（ＦＩＧ：１０１１ＥＰＬＡＣＥＡＢＬＥ
ＵＮＩＴ）複数個をＩ続的に接続してシフトパスを構
成させていた。そのため、このシフトパスに障害が発生
すると複数の保守交換単位を交換しなければならず、こ
のシフトパスの平均修復時ＷＡ（ＭＥＡＮ ＴＩＭＥＴ
ＯＲＥＰＡＩＲ）が大きくなるという欠点があった。
保守交ｍ単位（ＦＩＧ：１０１１ＥＰＬＡＣＥＡＢＬＥ
ＵＮＩＴ）複数個をＩ続的に接続してシフトパスを構
成させていた。そのため、このシフトパスに障害が発生
すると複数の保守交換単位を交換しなければならず、こ
のシフトパスの平均修復時ＷＡ（ＭＥＡＮ ＴＩＭＥＴ
ＯＲＥＰＡＩＲ）が大きくなるという欠点があった。
この欠点を補うための方法としては、装置を初期状態に
しておぎ、障害を生じた保守交換単位を含むシフトパス
のシフトレジスタ機能を用いてそのシフトパスのデータ
を出力させ、このデータと装置の初期状態のデータとを
比較することにより障害を生じた保守交換単位を指摘す
る方法がある。
しておぎ、障害を生じた保守交換単位を含むシフトパス
のシフトレジスタ機能を用いてそのシフトパスのデータ
を出力させ、このデータと装置の初期状態のデータとを
比較することにより障害を生じた保守交換単位を指摘す
る方法がある。
しかしながら、このシフトレジスタ機能を用いて初期状
態の設定が行われる＠置においては、シフトパスを構成
する保守交換単位に障害が発生すると、シフトパスのシ
フトレジスタ機能を用いての初期状態の設定が行えなく
なり、複数の保守交換単位を交換しなければならず、こ
のシフトパスの平均修復時間が大ぎくなるという欠点が
あった。
態の設定が行われる＠置においては、シフトパスを構成
する保守交換単位に障害が発生すると、シフトパスのシ
フトレジスタ機能を用いての初期状態の設定が行えなく
なり、複数の保守交換単位を交換しなければならず、こ
のシフトパスの平均修復時間が大ぎくなるという欠点が
あった。
また、予め記憶された初期状態を示すデータと、シフト
レジスタ機能の使用により全ビットが出力されたデータ
とを比較しなければならないので、障害を生じた保守交
換単位を指摘するのに時間がかかるという欠点があった
。
レジスタ機能の使用により全ビットが出力されたデータ
とを比較しなければならないので、障害を生じた保守交
換単位を指摘するのに時間がかかるという欠点があった
。
１匪匹旦濃
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、障害を生じた保守交換単位の指摘を容易
に行うことができ、システムダウン時の故障修復時間を
短くして平均修復時間を短縮することができるシフトパ
ス故障診断方式の提供を目的とする。
されたもので、障害を生じた保守交換単位の指摘を容易
に行うことができ、システムダウン時の故障修復時間を
短くして平均修復時間を短縮することができるシフトパ
ス故障診断方式の提供を目的とする。
１ｒｎａ口１厘
本発明によるシフトパス故障診断方式は、複数の記憶素
子が縦続的に接続されて構成された保守交換単位として
のシフトレジスタを複数個縦続的に接続することにより
構成されたシフトパスの故障診断方式であって、前記シ
フトレジスタの各々の定められた２つの特定記憶素子に
互いに異なる２値データを書込む出込み手段を有し、前
記書込み手段により前記特定記憶素子に前記２値データ
を書込んで前記シフトレジスタ各々に格納されたデータ
をシフ１〜アウトすることにより前記シフトレジスタ各
々の保守診断を行うようにしたことを特徴とする。
子が縦続的に接続されて構成された保守交換単位として
のシフトレジスタを複数個縦続的に接続することにより
構成されたシフトパスの故障診断方式であって、前記シ
フトレジスタの各々の定められた２つの特定記憶素子に
互いに異なる２値データを書込む出込み手段を有し、前
記書込み手段により前記特定記憶素子に前記２値データ
を書込んで前記シフトレジスタ各々に格納されたデータ
をシフ１〜アウトすることにより前記シフトレジスタ各
々の保守診断を行うようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による情報処理装置
は、シフトレジスタ１〜３と、シフトモード指定回路４
と、シフトイン入力制御回路５と、シフトレジスタ指定
回路６と、デコーダ７と、クロック供給回路８と、シフ
トアウト出力制御回路９と、保守診断装置１０と、シフ
トバッファ１１と、” Ｏ” ／“１″入力制御回路１
２と、“１”入力回路１３と、“０”入力回路１４とに
より構成されている。
る。図において、本発明の一実施例による情報処理装置
は、シフトレジスタ１〜３と、シフトモード指定回路４
と、シフトイン入力制御回路５と、シフトレジスタ指定
回路６と、デコーダ７と、クロック供給回路８と、シフ
トアウト出力制御回路９と、保守診断装置１０と、シフ
トバッファ１１と、” Ｏ” ／“１″入力制御回路１
２と、“１”入力回路１３と、“０”入力回路１４とに
より構成されている。
シフトレジスタ１〜３は夫々記憶素子１−１〜１−ｊ）
、２−１〜２−＋ｅ、３−１〜３−ｎが縦続的に接続さ
れて構成されている。また、シフトレジスタ１〜３は夫
々縦続的に接続されて１つのシフトパスを構成するとと
もに、シフトレジスタ１〜３夫々はこの情報処理装置の
保守交換単位に対応している。
、２−１〜２−＋ｅ、３−１〜３−ｎが縦続的に接続さ
れて構成されている。また、シフトレジスタ１〜３は夫
々縦続的に接続されて１つのシフトパスを構成するとと
もに、シフトレジスタ１〜３夫々はこの情報処理装置の
保守交換単位に対応している。
シフトレジスタ１〜３夫々にはシフトモード指定回路４
からのシフトモード信号１０２が入力されてシフトモー
ドが指定される。りＯツク供給回路８からのクロック信
号１２０はシフトレジスタ指定回路６からの制御信号１
１９によりデコーダ７で各シフトレジスタ１〜３に夫々
分配される。すなわち、デコーダ７ではシフトレジスタ
指定回路６からの開開信号１１９によって指定されるシ
フトレジスタ１〜３に夫々クロック信号１０３〜１０５
が供給される。
からのシフトモード信号１０２が入力されてシフトモー
ドが指定される。りＯツク供給回路８からのクロック信
号１２０はシフトレジスタ指定回路６からの制御信号１
１９によりデコーダ７で各シフトレジスタ１〜３に夫々
分配される。すなわち、デコーダ７ではシフトレジスタ
指定回路６からの開開信号１１９によって指定されるシ
フトレジスタ１〜３に夫々クロック信号１０３〜１０５
が供給される。
シフトレジスタ１のシフトイン端子にはシフトイン入力
制御回路５からシフトイン入力１０１が入力されている
。また、シフトレジスタ１のシフトアウト端子からのシ
フトアウト出力１０６は次段のシフトレジスタ２に出力
され、シフトレジスタ２のシフトアウト端子からのシフ
トアウト出ツノ１０７は次段のシフトレジスタ３に出力
され、シフトレジスタ３のシフトアウト端子からのシフ
トアウト出力１０８はシフトアウト出力制御回路９に出
力される。
制御回路５からシフトイン入力１０１が入力されている
。また、シフトレジスタ１のシフトアウト端子からのシ
フトアウト出力１０６は次段のシフトレジスタ２に出力
され、シフトレジスタ２のシフトアウト端子からのシフ
トアウト出ツノ１０７は次段のシフトレジスタ３に出力
され、シフトレジスタ３のシフトアウト端子からのシフ
トアウト出力１０８はシフトアウト出力制御回路９に出
力される。
、−シフトアウト出力ｔＩＩｌｉｍ回路９はシフトレジ
スタ３のシフトアウト端子からのシフトアウト出力１０
８のチェックを行い、シフトアウト信号１１０をシフト
バッファ１１に書込むとともに、チェック結果をエラー
報告信号１０９として保守診断装置１０に出力する。
スタ３のシフトアウト端子からのシフトアウト出力１０
８のチェックを行い、シフトアウト信号１１０をシフト
バッファ１１に書込むとともに、チェック結果をエラー
報告信号１０９として保守診断装置１０に出力する。
保守診断装置１０はシフトアウト出力制御回路９からの
エラー報告信号１０９によりシフトレジスタ１〜３の障
害の発生を知り、制御信号１１３を“’Ｏ”／”１”入
力制御回路１２に出力する。また、保守診断装置１０は
データバス１１１，１１２を介してシフトバッファ１１
に対してデータの書込み読出しを行う。
エラー報告信号１０９によりシフトレジスタ１〜３の障
害の発生を知り、制御信号１１３を“’Ｏ”／”１”入
力制御回路１２に出力する。また、保守診断装置１０は
データバス１１１，１１２を介してシフトバッファ１１
に対してデータの書込み読出しを行う。
“０′°／“１”入力制御回路１２は保守診断装１１０
からの制御信号１１３に応じて“１″入力路１３と“０
パ入力回路１４とに夫々制御信号１１５、１１６を出力
する。この制御信号１１５の入力により“１′′入力回
路１３はシフトレジスタ１〜３夫々の記憶素子１−１．
２−１．３−１に対して“１″を書込み、“０″入力路
１４はシフトレジスタ１〜３夫々の記憶素子１−２．２
−２．３−２に対して１１０ ＩＩを書込む。
からの制御信号１１３に応じて“１″入力路１３と“０
パ入力回路１４とに夫々制御信号１１５、１１６を出力
する。この制御信号１１５の入力により“１′′入力回
路１３はシフトレジスタ１〜３夫々の記憶素子１−１．
２−１．３−１に対して“１″を書込み、“０″入力路
１４はシフトレジスタ１〜３夫々の記憶素子１−２．２
−２．３−２に対して１１０ ＩＩを書込む。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
まず、シフトレジスタ１〜３夫々の記憶素子１−１〜１
−ｆｌ、 ２−１〜２−ｍ、 ３−１〜３−ｎに障害
がない場合に、シフトレジスタ１〜３により構成される
シフトパスからその内容を取出してシフトバッファ１１
に格納する手順について説明する。
−ｆｌ、 ２−１〜２−ｍ、 ３−１〜３−ｎに障害
がない場合に、シフトレジスタ１〜３により構成される
シフトパスからその内容を取出してシフトバッファ１１
に格納する手順について説明する。
シフトレジスタ指定回路６で所望のシフトレジスタ１〜
３を選択して指定し、シフトモード指定回路４でシフト
モードを°１″にセットし、クロック供給回路８からデ
コーダ７を介してシフトレジスタ１〜３夫々にりＯツク
信号１０３〜１０５を供給することにより、シフトレジ
スタ１〜３で構成されるシフトパスのシフト動作を行わ
せる。
３を選択して指定し、シフトモード指定回路４でシフト
モードを°１″にセットし、クロック供給回路８からデ
コーダ７を介してシフトレジスタ１〜３夫々にりＯツク
信号１０３〜１０５を供給することにより、シフトレジ
スタ１〜３で構成されるシフトパスのシフト動作を行わ
せる。
このシフト動作によりシフトパスの内容をシフトアウト
出力制御回路９を介してシフトバッファ１１に格納する
。このとき、シフトレジスタ１のシフトイン端子にはシ
フトイン入力制御回路５からの“０″が入力される。
出力制御回路９を介してシフトバッファ１１に格納する
。このとき、シフトレジスタ１のシフトイン端子にはシ
フトイン入力制御回路５からの“０″が入力される。
シフトレジスタ１〜３夫々の全記憶素子１−１〜１−ρ
、２−１〜２−ｍ、３−１〜３−ｎの数だけクロックが
供給されると、上述の動作により全記憶素子１−１〜１
−ｆｌ 、 ２−１〜２−ｍ、 ３−１〜３−ｎの内
容がシフトバッファ１１に転送される。
、２−１〜２−ｍ、３−１〜３−ｎの数だけクロックが
供給されると、上述の動作により全記憶素子１−１〜１
−ｆｌ 、 ２−１〜２−ｍ、 ３−１〜３−ｎの内
容がシフトバッファ１１に転送される。
このとき、シフトレジスタ１〜３夫々の全記憶素子１−
１〜１−ρ、２−１〜２−ｍ、３−１〜３−ｎにはシフ
トイン入力制御回路５からの“０”が格納されているは
ずである。これをチェックするために、さらにクロック
を１回だけシフトレジスタ１〜３に供給し、このり０ツ
クの供給によりシフトパスから出力されるビットが“０
″であることをシフトアウト出力制御回路９でチェック
する。
１〜１−ρ、２−１〜２−ｍ、３−１〜３−ｎにはシフ
トイン入力制御回路５からの“０”が格納されているは
ずである。これをチェックするために、さらにクロック
を１回だけシフトレジスタ１〜３に供給し、このり０ツ
クの供給によりシフトパスから出力されるビットが“０
″であることをシフトアウト出力制御回路９でチェック
する。
このクロックの供給によりシフトパスから出力されるビ
ットが“１″である場合には、シフトレジスタ１〜３の
ある記憶素子が“１”に固定されるようなモードの障害
になっていると判断され、これによりいわゆる１”スタ
ック故障を検出することができる。
ットが“１″である場合には、シフトレジスタ１〜３の
ある記憶素子が“１”に固定されるようなモードの障害
になっていると判断され、これによりいわゆる１”スタ
ック故障を検出することができる。
シフトアウト出力制御回路９でのチェックによりシフト
レジスタ１〜３が正常であると判断されると、さらにク
ロックを１回だけシフトレジスタ１〜３に供給するとと
もに、シフトレジスタ１のシフトイン端子から“１”を
入力する。これにより、シフトレジスタ１ではシフトイ
ン端子側の記憶素子１−１が１ビツトだけ“１″で、他
の記憶素子１−２〜ｉ −ｕの内容はすべてＯＩＩと
なる。この記憶素子１−１に格納された°１″をラスト
ディジットと呼び、上述のような手順でシフトパスの内
容をシフトバッファ１１に転送する動作をスキャンアウ
ト動作と呼ぶ。
レジスタ１〜３が正常であると判断されると、さらにク
ロックを１回だけシフトレジスタ１〜３に供給するとと
もに、シフトレジスタ１のシフトイン端子から“１”を
入力する。これにより、シフトレジスタ１ではシフトイ
ン端子側の記憶素子１−１が１ビツトだけ“１″で、他
の記憶素子１−２〜ｉ −ｕの内容はすべてＯＩＩと
なる。この記憶素子１−１に格納された°１″をラスト
ディジットと呼び、上述のような手順でシフトパスの内
容をシフトバッファ１１に転送する動作をスキャンアウ
ト動作と呼ぶ。
次に、このスキャンアウト動作によりシフトバッファ１
１に格納された内容をシフトレジスタ１〜３に転送する
手順について説明する。
１に格納された内容をシフトレジスタ１〜３に転送する
手順について説明する。
シフトレジスタ指定回路６で所望のシフｌ−レジスタ１
〜３を選択して指定し、シフトモード指定回路４でシフ
トモードを１′°にセットし、クロック供給回路８から
デコーダ７を介してシフトレジスタ１〜３夫々にクロッ
ク信号１０３〜１０５を供給することにより、シフトレ
ジスタ１〜３で構成されるシフトパスにシフト動作を行
わせる。このとき、シフトイン入力制御回路５からシフ
トレジスタ１のシフトイン端子に入力されるデータはシ
フトバッファ１１に格納されていたデータであり、この
シフトイン端子にはシフトイン入力制御回路５を介して
１ビツトずつシフトバッファ１１の内容が転送されるこ
ととなる。
〜３を選択して指定し、シフトモード指定回路４でシフ
トモードを１′°にセットし、クロック供給回路８から
デコーダ７を介してシフトレジスタ１〜３夫々にクロッ
ク信号１０３〜１０５を供給することにより、シフトレ
ジスタ１〜３で構成されるシフトパスにシフト動作を行
わせる。このとき、シフトイン入力制御回路５からシフ
トレジスタ１のシフトイン端子に入力されるデータはシ
フトバッファ１１に格納されていたデータであり、この
シフトイン端子にはシフトイン入力制御回路５を介して
１ビツトずつシフトバッファ１１の内容が転送されるこ
ととなる。
シフトレジスタ１〜３の全記憶素子１−１〜１−ｆｌ
、 ２−１〜２−ｍ、 ３−１〜３−ｎの数だけクロッ
クが供給されると、これによりシフトパスから最後に出
力されたデータが“１″であるか“０″であるかをシフ
トアウト出力制御回路９でチェックする。
、 ２−１〜２−ｍ、 ３−１〜３−ｎの数だけクロッ
クが供給されると、これによりシフトパスから最後に出
力されたデータが“１″であるか“０″であるかをシフ
トアウト出力制御回路９でチェックする。
このシフトレジスタ１〜３の全配憶索子１−１〜１−ｇ
、２−１〜２−１１１．３−１〜３−ｎの数だけクロッ
クが供給されても、シフトバスから出力されるビットが
°゛０″である場合には、シフトレジスタ１〜３のある
記憶素子が“０″に固定されるようなモードの障害にな
っていると判断され、これによりいわゆる゛０″スタッ
ク故障を検出することができる。
、２−１〜２−１１１．３−１〜３−ｎの数だけクロッ
クが供給されても、シフトバスから出力されるビットが
°゛０″である場合には、シフトレジスタ１〜３のある
記憶素子が“０″に固定されるようなモードの障害にな
っていると判断され、これによりいわゆる゛０″スタッ
ク故障を検出することができる。
シフトレジスタ１〜３に障害がないときには、予めスキ
ャンアラ］・動作時にシフトイン入力したラストディジ
ットの“１゛°がシフトバスから出力される。この上述
の動作をスキャンイン動作と呼ぶ。 上述のスキャンア
ウト動作およびスキャンイン動作時に、シフトレジスタ
１〜３に記憶素子の“１″スタツク故障または°゛０″
０″スタツク故障されると、シフトアウト出力制御回路
９はエラー報告信号１１２を保守診断装置１０に出力し
、保守診断装置１０にこの障害の発生が報告される。
ャンアラ］・動作時にシフトイン入力したラストディジ
ットの“１゛°がシフトバスから出力される。この上述
の動作をスキャンイン動作と呼ぶ。 上述のスキャンア
ウト動作およびスキャンイン動作時に、シフトレジスタ
１〜３に記憶素子の“１″スタツク故障または°゛０″
０″スタツク故障されると、シフトアウト出力制御回路
９はエラー報告信号１１２を保守診断装置１０に出力し
、保守診断装置１０にこの障害の発生が報告される。
保守診断装置１０ではこの障害の検出により制御信号１
１３を１０ ＩＩ ／ １１１１１入力制御回路１２に
出力し、“０″／“１”入力制御回路１２はこの制御信
号１１３により“１゛°°入力１３と゛″０″０″路１
４とを制御して、シフトレジスタ１〜３夫々の特定の２
つの記憶素子１−１．１−２．２−１゜２−２．３−１
．３−２に夫々゛１′′および“０′″が書込まれる。
１３を１０ ＩＩ ／ １１１１１入力制御回路１２に
出力し、“０″／“１”入力制御回路１２はこの制御信
号１１３により“１゛°°入力１３と゛″０″０″路１
４とを制御して、シフトレジスタ１〜３夫々の特定の２
つの記憶素子１−１．１−２．２−１゜２−２．３−１
．３−２に夫々゛１′′および“０′″が書込まれる。
すなわら、記憶素子１−１．２−１．３−１には１″が
格納され、記憶素子１−２．２−２．３−２には“０″
が格納される。
格納され、記憶素子１−２．２−２．３−２には“０″
が格納される。
１１１１１入力回路１３と゛０″入力回路１４とにより
特定の２つの記憶素子１−１． ｌ−２，２−１，２−
２，３−１，３−２に夫々１１１１１および“０°′が
書込まれた後に、上述のスキャンアウト動作をシフトレ
ジスタ１〜３に実施すると、これらシフトレジスタ１〜
３に夫々格納された内容はシフトバッフ？１１に転送さ
れる。保守診断袋２２１０はこのスキャンアウト動作に
よりシフトレジスタ１〜３から転送されたデータをシフ
トバッファ１１からデータバス１１１を介して読出し、
特定の２つの記憶素子１−１．１−２．２−１．２−２
．３−１．３−２夫々のデータが“’ ｉ ｏ ”にな
っているかどうかをヂエックする。
特定の２つの記憶素子１−１． ｌ−２，２−１，２−
２，３−１，３−２に夫々１１１１１および“０°′が
書込まれた後に、上述のスキャンアウト動作をシフトレ
ジスタ１〜３に実施すると、これらシフトレジスタ１〜
３に夫々格納された内容はシフトバッフ？１１に転送さ
れる。保守診断袋２２１０はこのスキャンアウト動作に
よりシフトレジスタ１〜３から転送されたデータをシフ
トバッファ１１からデータバス１１１を介して読出し、
特定の２つの記憶素子１−１．１−２．２−１．２−２
．３−１．３−２夫々のデータが“’ ｉ ｏ ”にな
っているかどうかをヂエックする。
たとえば、シフトレジスタ２に“１”スタック障害があ
ると、シフトレジスタ１．２夫々の特定の２つの記憶素
子１−１．１−２．２−１．２−１のデータは“１１″
になっているので、保守診断袋Ｎ１０はシフトレジスタ
２に１”スタック障害が生じていることを検出する。ま
た、シフトレジスタ２に“０″スタツク障害があると、
シフトレジスタ１，２夫々の特定の２つの記憶素子１−
１．１−２゜２−１．２−２のデータは°００”になっ
ているので、保守診断装置１０はシフトレジスタ２に“
０”スタック障害が生じていることを検出する。
ると、シフトレジスタ１．２夫々の特定の２つの記憶素
子１−１．１−２．２−１．２−１のデータは“１１″
になっているので、保守診断袋Ｎ１０はシフトレジスタ
２に１”スタック障害が生じていることを検出する。ま
た、シフトレジスタ２に“０″スタツク障害があると、
シフトレジスタ１，２夫々の特定の２つの記憶素子１−
１．１−２゜２−１．２−２のデータは°００”になっ
ているので、保守診断装置１０はシフトレジスタ２に“
０”スタック障害が生じていることを検出する。
これらの例では保守診１１ｉ装置１０はシフトレジスタ
２の障害を検出することにより、このシフトレジスタ２
に対応する保守交換単位に障害が発生していることを知
り、故障している保守交換単位の指摘を容易に行うこと
ができる。
２の障害を検出することにより、このシフトレジスタ２
に対応する保守交換単位に障害が発生していることを知
り、故障している保守交換単位の指摘を容易に行うこと
ができる。
・ このように、複数の記憶素子１−１〜１−ｊ！、
２−１〜２−１１１．３−１〜３−ｎが夫々縦続的に接
続されて構成されるシフトレジスタ１〜３の予め定めら
れた２つの特定の記憶素子１−１．１−２．２−１．２
−２゜３−１．３−２に夫々互いに異なる２値データ゛
１゛′。
２−１〜２−１１１．３−１〜３−ｎが夫々縦続的に接
続されて構成されるシフトレジスタ１〜３の予め定めら
れた２つの特定の記憶素子１−１．１−２．２−１．２
−２゜３−１．３−２に夫々互いに異なる２値データ゛
１゛′。
１１０ ＩＩを書込み、この書込み後にシフトレジスタ
１〜３を夫々縦続的に接続して構成されるシフトバスの
シフトアウト動作を行わせることでこのシフトパスの保
守診断を行うようにすることによって、障害を生じたシ
フトレジスタ１〜３（保守交換単位）の指摘を容易に行
うことができる。この障害を生じたシフトレジスタ１〜
３の指摘を容易に行うことがでるので、従来シフトバス
を構成していた複数の保守交換単位のうち１つにでも障
害を生ずるとすべて交換するといったシステムダウン時
の故障修復時間を短くすることができ、故障修復もその
障害が生じたものだけに行えばよくなるため、平均Ｉ３
Ｅ３時間を短縮することができる。
１〜３を夫々縦続的に接続して構成されるシフトバスの
シフトアウト動作を行わせることでこのシフトパスの保
守診断を行うようにすることによって、障害を生じたシ
フトレジスタ１〜３（保守交換単位）の指摘を容易に行
うことができる。この障害を生じたシフトレジスタ１〜
３の指摘を容易に行うことがでるので、従来シフトバス
を構成していた複数の保守交換単位のうち１つにでも障
害を生ずるとすべて交換するといったシステムダウン時
の故障修復時間を短くすることができ、故障修復もその
障害が生じたものだけに行えばよくなるため、平均Ｉ３
Ｅ３時間を短縮することができる。
発明の詳細
な説明したように本発明によれば、複数の記憶素子が縦
続的に接続されて構成された複数の保守交換単位夫々の
予め定められた２つの特定記憶素子に互いに異なる２
（ｉｆＩデータを書込み、これら特定記憶素子夫々への
互いに異なる２値データの占込み後に保守交換単位名々
に格納されたデータをシフトアウトすることにより保守
交換単位の保守診断を行うようにすることによって、障
害を生じた保守交換単位の指摘を容易に行うことができ
、システムダウン時の故障修復時開を短くして平均修復
時間を短縮することができるという効果があ ゛る。
続的に接続されて構成された複数の保守交換単位夫々の
予め定められた２つの特定記憶素子に互いに異なる２
（ｉｆＩデータを書込み、これら特定記憶素子夫々への
互いに異なる２値データの占込み後に保守交換単位名々
に格納されたデータをシフトアウトすることにより保守
交換単位の保守診断を行うようにすることによって、障
害を生じた保守交換単位の指摘を容易に行うことができ
、システムダウン時の故障修復時開を短くして平均修復
時間を短縮することができるという効果があ ゛る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １〜３・・・・・・シフトレジスタ ４・・・・・・シフトモード指定回路 ５・・・・・・シフトイン入力制御回路６・・・・・・
シフトレジスタ指定回路１０・・・・・・保守診断５Ａ
冒 １２・・・・・・“ＯＩＩ ／ １１１ ＩＩ入力制御
回路１３・・・・・パ１”入力回路 １４・・・・・パ０″入力回路
る。 主要部分の符号の説明 １〜３・・・・・・シフトレジスタ ４・・・・・・シフトモード指定回路 ５・・・・・・シフトイン入力制御回路６・・・・・・
シフトレジスタ指定回路１０・・・・・・保守診断５Ａ
冒 １２・・・・・・“ＯＩＩ ／ １１１ ＩＩ入力制御
回路１３・・・・・パ１”入力回路 １４・・・・・パ０″入力回路
Claims (1)
- 複数の記憶素子が縦続的に接続されて構成された保守交
換単位としてのシフトレジスタを複数個縦続的に接続す
ることにより構成されたシフトパスの故障診断方式であ
って、前記シフトレジスタの各々の定められた２つの特
定記憶素子に互いに異なる２値データを書込む書込み手
段を有し、前記書込み手段により前記特定記憶素子に前
記２値データを書込んで前記シフトレジスタ各々に格納
されたデータをシフトアウトすることにより前記シフト
レジスタ各々の保守診断を行うようにしたことを特徴と
するシフトパス故障診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116260A JPH0646390B2 (ja) | 1987-05-13 | 1987-05-13 | シフトパス故障診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116260A JPH0646390B2 (ja) | 1987-05-13 | 1987-05-13 | シフトパス故障診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63280342A true JPS63280342A (ja) | 1988-11-17 |
| JPH0646390B2 JPH0646390B2 (ja) | 1994-06-15 |
Family
ID=14682694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116260A Expired - Lifetime JPH0646390B2 (ja) | 1987-05-13 | 1987-05-13 | シフトパス故障診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185714B1 (en) | 1997-06-06 | 2001-02-06 | Nec Corporation | Address trap comparator capable of carrying out high speed fault detecting test |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831457A (ja) * | 1981-08-17 | 1983-02-24 | Nec Corp | デ−タ処理装置 |
-
1987
- 1987-05-13 JP JP62116260A patent/JPH0646390B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831457A (ja) * | 1981-08-17 | 1983-02-24 | Nec Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185714B1 (en) | 1997-06-06 | 2001-02-06 | Nec Corporation | Address trap comparator capable of carrying out high speed fault detecting test |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646390B2 (ja) | 1994-06-15 |
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