JPH0743655B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0743655B2 JPH0743655B2 JP60188908A JP18890885A JPH0743655B2 JP H0743655 B2 JPH0743655 B2 JP H0743655B2 JP 60188908 A JP60188908 A JP 60188908A JP 18890885 A JP18890885 A JP 18890885A JP H0743655 B2 JPH0743655 B2 JP H0743655B2
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- shift
- shift register
- circuit
- input
- register
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の診断手段に関する。
特に、シフトパスを用いたレジスタ診断手段に関する。
シフトレジスタを備え、このシフトレジスタ中の所望の
記憶素子にデータの書き込みおよび読み出しが行われる
情報処理装置において、 上記シフトレジスタを継続接続サレタシフト数の少ない
シフトレジスタに分断して、この分断されたシフトレジ
スタを選択して所望の記憶素子にデータ書き込みおよび
読み出しを実行することにより、 所望の記憶素子に対するデータ書き込みおよび読出し時
間を短縮し、また記憶素子の1/0障害を切り分け検出で
きるようにしたものである。
記憶素子にデータの書き込みおよび読み出しが行われる
情報処理装置において、 上記シフトレジスタを継続接続サレタシフト数の少ない
シフトレジスタに分断して、この分断されたシフトレジ
スタを選択して所望の記憶素子にデータ書き込みおよび
読み出しを実行することにより、 所望の記憶素子に対するデータ書き込みおよび読出し時
間を短縮し、また記憶素子の1/0障害を切り分け検出で
きるようにしたものである。
シフトパスを用いて初期設定および診断を行う必要のあ
るレジスタを備えた論理装置を含む情報処理装置では、
あらかじめ定められた複数のシフトレジスタを形成する
ように論理装置内の記憶素子が相互に接続されている。
したがって、一つのシフトレジスタ中に含まれる記憶素
子の個数および接続の順序などは固定されている。
るレジスタを備えた論理装置を含む情報処理装置では、
あらかじめ定められた複数のシフトレジスタを形成する
ように論理装置内の記憶素子が相互に接続されている。
したがって、一つのシフトレジスタ中に含まれる記憶素
子の個数および接続の順序などは固定されている。
このような従来例情報処理装置では、一つのシフトレジ
スタ中に含まれる記憶素子の個数および接続の順序など
が固定されているので、一つのシフトレジスタ中の一部
の記憶素子に所定の値を設定する場合でも、対象になる
記憶素子を含むシフトレジスタ全体を出力し、出力デー
タのなかの対象になる記憶素子の位置に所定の値を設定
した後に、再びシフトレジスタに入力する必要があっ
た。したがって、一部の記憶素子のデータの書き込みま
たは読み出しを行う場合でも、対象となる記憶素子を含
むシフトレジスタ全体を出力しなければならず時間がか
かる欠点があった。さらに、シフトパスを用いて初期設
定および診断を行う必要のあるレジスタを具備する論理
装置を含む情報処理装置では、初期設定時間および診断
時間が長引き、装置の平均修復時間が長くなる欠点があ
った。また、従来装置では記憶素子の1/0障害を切り分
け検出することができなかった。
スタ中に含まれる記憶素子の個数および接続の順序など
が固定されているので、一つのシフトレジスタ中の一部
の記憶素子に所定の値を設定する場合でも、対象になる
記憶素子を含むシフトレジスタ全体を出力し、出力デー
タのなかの対象になる記憶素子の位置に所定の値を設定
した後に、再びシフトレジスタに入力する必要があっ
た。したがって、一部の記憶素子のデータの書き込みま
たは読み出しを行う場合でも、対象となる記憶素子を含
むシフトレジスタ全体を出力しなければならず時間がか
かる欠点があった。さらに、シフトパスを用いて初期設
定および診断を行う必要のあるレジスタを具備する論理
装置を含む情報処理装置では、初期設定時間および診断
時間が長引き、装置の平均修復時間が長くなる欠点があ
った。また、従来装置では記憶素子の1/0障害を切り分
け検出することができなかった。
本発明の情報処理装置は、複数の記憶素子を継続接続す
ることにより構成され、初期設定および診断の対象とな
る複数のシフトレジスタと、 この複数のシフトレジスタ同士をさらに継続接続する論
理回路網と、 この各シフトレジスタのうち所望のシフトレジスタを選
択するシフトレジスタ指定回路と、 このシフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトインデータの入力指定を行うシフ
トイン選択回路と、 上記シフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトアウトデータの出力指定を行うシ
フトアウト選択回路と、 このシフトアウト選択回路からの出力を記憶するシフト
バッファと、 クロック信号を生成するクロック供給回路と、 上記シフトレジスタ指定信号をデコードした結果に従
い、クロック供給回路からのクロック信号を前記シフト
レジスタの一つに供給するデコーダ回路と、 論理１入力信号を生成する１入力回路と、 論理０入力信号を生成する０入力回路と、 クロック信号の供給に応じて上記シフトバッファの出力
または上記０入力回路の出力あるいは上記１入力回路の
出力のうち一つを選択して上記シフトレジスタに直列デ
ータを入力するシフトイン入力制御回路と、 クロック信号の供給に応じて上記シフトレジスタから直
列データを出力するシフトアウト出力制御回路と、 上記シフトバッファからシフトイン入力制御回路にデー
タを供給する手段と、スキャンアウト動作時には所望の
記憶素子を含む任意のシフトレジスタのシフトイン端子
にこのシフトレジスタの全ビット数分の論理０を入力す
るとともにこのシフトレジスタのシフトアウト端子から
出力されるデータを前記シフトバッファに格納し、スキ
ャンイン動作時には前記シフトレジスタのシフトイン端
子に前記シフトバッファに格納されたデータを前記シフ
トレジスタの全ビット数分入力するとともにこのシフト
レジスタのシフトアウト端子からデータを出力させる制
御手段と、 上記シフトバッファに任意の書き込みデータまたは読み
出しデータを入出力する診断手段と、 前記回路網を用いて初期設定および診断を行う時に上記
シフトレジスタから出力されるデータとクロック数とを
チェックして、上記スキャンアウト動作後にさらに１回
前記シフトレジスタにクロックを供給することにより上
記シフトレジスタの記憶素子の「１」故障を検出し、さ
らに１回前記シフトレジスタのシフトイン端子に論理１
を入力し上記スキャンイン動作後に上記シフトレジスタ
の記憶素子の「０」故障を検出するチェック手段とを備
える。
ることにより構成され、初期設定および診断の対象とな
る複数のシフトレジスタと、 この複数のシフトレジスタ同士をさらに継続接続する論
理回路網と、 この各シフトレジスタのうち所望のシフトレジスタを選
択するシフトレジスタ指定回路と、 このシフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトインデータの入力指定を行うシフ
トイン選択回路と、 上記シフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトアウトデータの出力指定を行うシ
フトアウト選択回路と、 このシフトアウト選択回路からの出力を記憶するシフト
バッファと、 クロック信号を生成するクロック供給回路と、 上記シフトレジスタ指定信号をデコードした結果に従
い、クロック供給回路からのクロック信号を前記シフト
レジスタの一つに供給するデコーダ回路と、 論理１入力信号を生成する１入力回路と、 論理０入力信号を生成する０入力回路と、 クロック信号の供給に応じて上記シフトバッファの出力
または上記０入力回路の出力あるいは上記１入力回路の
出力のうち一つを選択して上記シフトレジスタに直列デ
ータを入力するシフトイン入力制御回路と、 クロック信号の供給に応じて上記シフトレジスタから直
列データを出力するシフトアウト出力制御回路と、 上記シフトバッファからシフトイン入力制御回路にデー
タを供給する手段と、スキャンアウト動作時には所望の
記憶素子を含む任意のシフトレジスタのシフトイン端子
にこのシフトレジスタの全ビット数分の論理０を入力す
るとともにこのシフトレジスタのシフトアウト端子から
出力されるデータを前記シフトバッファに格納し、スキ
ャンイン動作時には前記シフトレジスタのシフトイン端
子に前記シフトバッファに格納されたデータを前記シフ
トレジスタの全ビット数分入力するとともにこのシフト
レジスタのシフトアウト端子からデータを出力させる制
御手段と、 上記シフトバッファに任意の書き込みデータまたは読み
出しデータを入出力する診断手段と、 前記回路網を用いて初期設定および診断を行う時に上記
シフトレジスタから出力されるデータとクロック数とを
チェックして、上記スキャンアウト動作後にさらに１回
前記シフトレジスタにクロックを供給することにより上
記シフトレジスタの記憶素子の「１」故障を検出し、さ
らに１回前記シフトレジスタのシフトイン端子に論理１
を入力し上記スキャンイン動作後に上記シフトレジスタ
の記憶素子の「０」故障を検出するチェック手段とを備
える。
シフトレジスタ中の一部の記憶素子に対して実行される
書込みおよび読出しは、例えば、シフトパスを用いた初
期設定および診断時に実行される。この際にシフトレジ
スタ全体に対しての入出力を行わずに、対象になる記憶
素子を含むシフトレジスタの部分に限って実行される。
この部分は制御装置により選択され、他の部分は切り離
される。そして、このシフトレジスタ部分に全ビット数
より１ビット多い論理「０」および最後に１ビットの論
理「１」を入力させ、この格納されたデータを出力し、
その時のシフトレジスタ部分の出力データとクロック数
をチェックすることにより、シフトレジスタの1/0障害
を切り分け検出することができる。また、初期設定およ
び診断に要する時間が短縮される。
書込みおよび読出しは、例えば、シフトパスを用いた初
期設定および診断時に実行される。この際にシフトレジ
スタ全体に対しての入出力を行わずに、対象になる記憶
素子を含むシフトレジスタの部分に限って実行される。
この部分は制御装置により選択され、他の部分は切り離
される。そして、このシフトレジスタ部分に全ビット数
より１ビット多い論理「０」および最後に１ビットの論
理「１」を入力させ、この格納されたデータを出力し、
その時のシフトレジスタ部分の出力データとクロック数
をチェックすることにより、シフトレジスタの1/0障害
を切り分け検出することができる。また、初期設定およ
び診断に要する時間が短縮される。
以下、本発明の実施例装置を図面に基づいて説明する。
図は本発明実施例装置の構成を示すブロック構成図であ
る。
る。
まず、この実施例装置の構成を図に基づいて説明する。
この実施例装置は、複数の記憶素子15と、この記憶素子
を相互に接続する論理回路網１と、シフトレジスタ2a、
2bおよび2cと、シフトレジスタ2a、2bおよび2cから所望
のシフトレジスタを選択するシフトレジスタ指定回路３
と、シフトレジスタ指定回路３からのシフトレジスタ指
定信号100に基づいてシフトインデータの入力指定を行
うシフトイン選択回路（以下、SI選択回路という。）10
と、シフトレジスタ指定回路３からのシフトレジスタ指
定信号100に基づいてシフトアウトデータの出力指定を
行うシフトアウト選択回路（以下、SO選択回路とい
う。）11と、クロック信号101を生成するクロック供給
回路４と、シフトレジスタ指定信号100をデコードした
結果に従いクロック供給回路４からのクロック信号101
を新たに形成された一つのシフトレジスタに供給するデ
コーダ５と、１入力信号113を生成する１入力回路６
と、０入力信号112を生成する０入力回路７と、クロッ
ク信号101の供給に応じてシフトバッファ13の出力108
と、０入力回路７の出力112と、１入力回路６の出力113
のうちの一つを選択してこのシフトレジスタ2a,2bおよ
び2cに直列データ111を入力するシフトイン入力制御回
路（以下、SI入力制御回路という。）９と、クロック信
号101の供給に応じてシフトレジスタ2a、2bおよび2cか
ら直列データ107を出力するシフトアウト出力制御回路
（以下SO出力制御回路という。）12と、シフトレジスタ
2a、2bおよび2cのシフトイン入力およびシフトアウト出
力動作を有効にするシフトモード指定回路８と、SO出力
制御回路12により出力されたデータ107をとりこみ、SI
入力制御回路９にデータ108を供給するシフトバッファ1
3と、前記シフトバッファ13にデータを入出力する診断
装置14とを備える。
この実施例装置は、複数の記憶素子15と、この記憶素子
を相互に接続する論理回路網１と、シフトレジスタ2a、
2bおよび2cと、シフトレジスタ2a、2bおよび2cから所望
のシフトレジスタを選択するシフトレジスタ指定回路３
と、シフトレジスタ指定回路３からのシフトレジスタ指
定信号100に基づいてシフトインデータの入力指定を行
うシフトイン選択回路（以下、SI選択回路という。）10
と、シフトレジスタ指定回路３からのシフトレジスタ指
定信号100に基づいてシフトアウトデータの出力指定を
行うシフトアウト選択回路（以下、SO選択回路とい
う。）11と、クロック信号101を生成するクロック供給
回路４と、シフトレジスタ指定信号100をデコードした
結果に従いクロック供給回路４からのクロック信号101
を新たに形成された一つのシフトレジスタに供給するデ
コーダ５と、１入力信号113を生成する１入力回路６
と、０入力信号112を生成する０入力回路７と、クロッ
ク信号101の供給に応じてシフトバッファ13の出力108
と、０入力回路７の出力112と、１入力回路６の出力113
のうちの一つを選択してこのシフトレジスタ2a,2bおよ
び2cに直列データ111を入力するシフトイン入力制御回
路（以下、SI入力制御回路という。）９と、クロック信
号101の供給に応じてシフトレジスタ2a、2bおよび2cか
ら直列データ107を出力するシフトアウト出力制御回路
（以下SO出力制御回路という。）12と、シフトレジスタ
2a、2bおよび2cのシフトイン入力およびシフトアウト出
力動作を有効にするシフトモード指定回路８と、SO出力
制御回路12により出力されたデータ107をとりこみ、SI
入力制御回路９にデータ108を供給するシフトバッファ1
3と、前記シフトバッファ13にデータを入出力する診断
装置14とを備える。
次に、シフトレジスタ２に含まれる複数の記憶素子を選
択して新たに形成される一つのシフトレジスタ2bにデー
タの書き込みを行う場合の動作を説明する。
択して新たに形成される一つのシフトレジスタ2bにデー
タの書き込みを行う場合の動作を説明する。
まず、シフトレジスタ指定回路３からシフトレジスタ2b
を選択するシフトレジスタ指定信号100がデコーダ５、S
I選択回路10およびSO選択回路11に供給される。その結
果として、デコーダ５を介してシフトレジスタ2bにクロ
ック供給回路４からクロック信号103が供給され、またS
I選択回路10を介してシフトレジスタ2bのシフトイン端
子にSI入力制御回路９からのデータ111が入力され、ま
たSO選択回路11を介してシフトレジスタ2bのシフトアウ
ト端子からの出力データ106がSO出力制御回路12に出力
される。シフトモード指定回路８によりシフトモードが
「１」にされクロック供給回路４からシフトレジスタ2b
のみにクロックが供給され、シフトレジスタ2bのシフト
アウト端子から「１」ビットずつがSO出力制御回路12を
介してシフトバッファ13にとりこまれる。このときに、
SI入力制御回路９で選択され出力される０入力信号112
がシフトレジスタ2bのシフトイン端子に入力される。こ
のようにして、シフトレジスタ2bの全記憶素子の内容が
シフトバッファ13に移送されると、シフトレジスタ2bに
はすべて「０」が格納されているはずであるが、さらに
一回だけクロックがシフトレジスタ2bに供給されてシフ
トアウト端子から出力されるビットが「０」であること
がSO出力制御回路12でチェックされる。このとき、シフ
トレジスタ2bの記憶素子が「１」にスタックされた障害
状態になっていると、シフトアウト端子から出力される
ビットは「１」になり、「１」故障を検出することが可
能である。チェックの結果が正常であれば、さらに一回
クロックがシフトレジスタ2bに供給されてシフトイン端
子に「１」が入力される。これによりシフトレジスタ2b
は、シフトイン入力端子側の記憶素子が「１」ビットだ
け「１」で他の記憶素子はすべて「０」になる。以下こ
の「１」をLSD（LAST DIGIT）と呼び、またこのような
手順でシフトレジスタ２の内容がシフトバッファ13に移
送されることをスキャンアウトと呼ぶ。ひきつづき、診
断装置14から書き込みデータ109がシフトバッファ13に
移送される。
を選択するシフトレジスタ指定信号100がデコーダ５、S
I選択回路10およびSO選択回路11に供給される。その結
果として、デコーダ５を介してシフトレジスタ2bにクロ
ック供給回路４からクロック信号103が供給され、またS
I選択回路10を介してシフトレジスタ2bのシフトイン端
子にSI入力制御回路９からのデータ111が入力され、ま
たSO選択回路11を介してシフトレジスタ2bのシフトアウ
ト端子からの出力データ106がSO出力制御回路12に出力
される。シフトモード指定回路８によりシフトモードが
「１」にされクロック供給回路４からシフトレジスタ2b
のみにクロックが供給され、シフトレジスタ2bのシフト
アウト端子から「１」ビットずつがSO出力制御回路12を
介してシフトバッファ13にとりこまれる。このときに、
SI入力制御回路９で選択され出力される０入力信号112
がシフトレジスタ2bのシフトイン端子に入力される。こ
のようにして、シフトレジスタ2bの全記憶素子の内容が
シフトバッファ13に移送されると、シフトレジスタ2bに
はすべて「０」が格納されているはずであるが、さらに
一回だけクロックがシフトレジスタ2bに供給されてシフ
トアウト端子から出力されるビットが「０」であること
がSO出力制御回路12でチェックされる。このとき、シフ
トレジスタ2bの記憶素子が「１」にスタックされた障害
状態になっていると、シフトアウト端子から出力される
ビットは「１」になり、「１」故障を検出することが可
能である。チェックの結果が正常であれば、さらに一回
クロックがシフトレジスタ2bに供給されてシフトイン端
子に「１」が入力される。これによりシフトレジスタ2b
は、シフトイン入力端子側の記憶素子が「１」ビットだ
け「１」で他の記憶素子はすべて「０」になる。以下こ
の「１」をLSD（LAST DIGIT）と呼び、またこのような
手順でシフトレジスタ２の内容がシフトバッファ13に移
送されることをスキャンアウトと呼ぶ。ひきつづき、診
断装置14から書き込みデータ109がシフトバッファ13に
移送される。
次に、シフトバッファ13に移送されたシフトレジスタ2b
の書き込みデータをスキャンアウトした後のシフトレジ
スタ2bに移送する手順を説明する。はじめに、所望のレ
ジスタ2bを選択するシフトレジスタ指定信号100がシフ
トレジスタ指定回路３からデコーダ５と、SI選択回路10
およびSO選択回路11に供給される。その結果としてデコ
ーダ５を介してシフトレジスタ2bのみにクロック供給回
路４からクロック信号103を用いてクロックが供給さ
れ、またSI選択回路10を介してシフトレジスタ2bのシフ
トイン端子にSI入力制御回路９からのデータ111が入力
され、SO選択回路11を介してシフトレジスタ2bのシフト
アウト端子からの出力データ106がSO出力制御回路12に
出力される。シフトモード指定回路８によりシフトモー
ドが「１」に設定されてクロック供給回路４からシフト
レジスタ2bのみにクロック信号103が供給されて、シフ
トレジスタ2bのシフトイン端子からシフトバッファ13の
「１」ビットずつがSI入力制御回路９を介してシフトレ
ジスタ2bに移送される。このときに、シフトアウト出力
端子より出力されるデータ106がSO出力制御回路12で
「１」か「０」かのチェックが行われる。「１」である
場合には、さらにSO出力制御回路12でシフトレジスタ2b
の全ビット数だけクロックを供給されたかどうかがチェ
ックされて、全ビット数だけクロックが供給されていれ
ば正常終了にみなされ、供給されていなければ異常終了
とみなされる。この理由は「１」が出力されるのはあら
かじめスキャンアウト動作正常終了時に最後のシフトイ
ンしたLSDがシフトアウトされるとき、すなわち全ビッ
ト数だけクロックを供給したときのみに限られることに
ある。また、シフトアウト出力端子より出力されるデー
タが「０」のときは、さらに、SO出力制御回路12でシフ
トレジスタ2bの全ビット数だけクロックを供給したかど
うかがチェックされて、供給未了であればシフトバッフ
ァ13からシフトレジスタ2bへのシフトインが継続され、
すでに全ビット数だけクロックを供給しているのにまだ
シフトアウト出力が「０」のときは、シフトレジスタ2b
のある記憶素子が「０」にスタックされている障害であ
るので異常終了になる。以下、このような手順でシフト
バッファ13の内容をシフトレジスタ２に移送されること
をスキャンインと呼ぶ。スキャンアウト動作とスキャン
イン動作の後に、シフトレジスタ2bに対して所望のデー
タの書き込みを行うことができる。
の書き込みデータをスキャンアウトした後のシフトレジ
スタ2bに移送する手順を説明する。はじめに、所望のレ
ジスタ2bを選択するシフトレジスタ指定信号100がシフ
トレジスタ指定回路３からデコーダ５と、SI選択回路10
およびSO選択回路11に供給される。その結果としてデコ
ーダ５を介してシフトレジスタ2bのみにクロック供給回
路４からクロック信号103を用いてクロックが供給さ
れ、またSI選択回路10を介してシフトレジスタ2bのシフ
トイン端子にSI入力制御回路９からのデータ111が入力
され、SO選択回路11を介してシフトレジスタ2bのシフト
アウト端子からの出力データ106がSO出力制御回路12に
出力される。シフトモード指定回路８によりシフトモー
ドが「１」に設定されてクロック供給回路４からシフト
レジスタ2bのみにクロック信号103が供給されて、シフ
トレジスタ2bのシフトイン端子からシフトバッファ13の
「１」ビットずつがSI入力制御回路９を介してシフトレ
ジスタ2bに移送される。このときに、シフトアウト出力
端子より出力されるデータ106がSO出力制御回路12で
「１」か「０」かのチェックが行われる。「１」である
場合には、さらにSO出力制御回路12でシフトレジスタ2b
の全ビット数だけクロックを供給されたかどうかがチェ
ックされて、全ビット数だけクロックが供給されていれ
ば正常終了にみなされ、供給されていなければ異常終了
とみなされる。この理由は「１」が出力されるのはあら
かじめスキャンアウト動作正常終了時に最後のシフトイ
ンしたLSDがシフトアウトされるとき、すなわち全ビッ
ト数だけクロックを供給したときのみに限られることに
ある。また、シフトアウト出力端子より出力されるデー
タが「０」のときは、さらに、SO出力制御回路12でシフ
トレジスタ2bの全ビット数だけクロックを供給したかど
うかがチェックされて、供給未了であればシフトバッフ
ァ13からシフトレジスタ2bへのシフトインが継続され、
すでに全ビット数だけクロックを供給しているのにまだ
シフトアウト出力が「０」のときは、シフトレジスタ2b
のある記憶素子が「０」にスタックされている障害であ
るので異常終了になる。以下、このような手順でシフト
バッファ13の内容をシフトレジスタ２に移送されること
をスキャンインと呼ぶ。スキャンアウト動作とスキャン
イン動作の後に、シフトレジスタ2bに対して所望のデー
タの書き込みを行うことができる。
以上、書き込み動作を説明したが、読み出し動作の場合
には、スキャンアウト動作の後にスキャンイン動作を実
行することにより、シフトバッファ13に残されているシ
フトレジスタ2bのデータ110を診断装置14に読み出すこ
とができる。
には、スキャンアウト動作の後にスキャンイン動作を実
行することにより、シフトバッファ13に残されているシ
フトレジスタ2bのデータ110を診断装置14に読み出すこ
とができる。
本発明は、以上説明したように、シフトレジスタの一つ
に含まれる複数の記憶素子を選択して新たな一つのシフ
トレジスタを形成するように記憶素子を相互に接続する
ことにより、一部の記憶素子のデータの書き込みまた読
み出しを行う場合に、対象となる記憶素子を含む最小規
模構成の新たな一つのシフトレジスタに対してシフトレ
ジスタの入出力動作を行うことができるので、最小の時
間で書き込みまたは読み出し動作を実行できる効果があ
る。
に含まれる複数の記憶素子を選択して新たな一つのシフ
トレジスタを形成するように記憶素子を相互に接続する
ことにより、一部の記憶素子のデータの書き込みまた読
み出しを行う場合に、対象となる記憶素子を含む最小規
模構成の新たな一つのシフトレジスタに対してシフトレ
ジスタの入出力動作を行うことができるので、最小の時
間で書き込みまたは読み出し動作を実行できる効果があ
る。
したがって、シフトパスを用いて初期設定および診断を
行う必要のあるレジスタを備える論理装置を含む情報処
理装置では、初期設定時間および診断時間を短縮するこ
とができ装置の平均修復時間を短くできる効果がある。
また、記憶素子の1/0障害を切り分けて検出できる。
行う必要のあるレジスタを備える論理装置を含む情報処
理装置では、初期設定時間および診断時間を短縮するこ
とができ装置の平均修復時間を短くできる効果がある。
また、記憶素子の1/0障害を切り分けて検出できる。
図は本発明実施例装置の構成を示すブロック構成図。 １……論理回路網、２……シフトレジスタ、３……シフ
トレジスタ指定回路、４……クロック供給回路、５……
デコーダ、６……１入力回路、７……０入力回路、８…
…シフトモード指定回路、９……SI入力制御回路、10…
…SI選択回路、11……SO選択回路、12……SO出力制御回
路、13……シフトバッファ、14……診断装置、15……記
憶素子。
トレジスタ指定回路、４……クロック供給回路、５……
デコーダ、６……１入力回路、７……０入力回路、８…
…シフトモード指定回路、９……SI入力制御回路、10…
…SI選択回路、11……SO選択回路、12……SO出力制御回
路、13……シフトバッファ、14……診断装置、15……記
憶素子。
Claims (1)
- 【請求項１】複数の記憶素子を縦続接続することにより
構成され、初期設定および診断の対象となる複数のシフ
トレジスタと、 この複数のシフトレジスタ同士をさらに縦続接続する論
理回路網と、 この各シフトレジスタのうち所望のシフトレジスタを選
択するシフトレジスタ指定回路と、 このシフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトインデータの入力指定を行うシフ
トイン選択回路と、 上記シフトレジスタ指定回路からのシフトレジスタ指定
信号に基づいてシフトアウトデータの出力指定を行うシ
フトアウト選択回路と、 このシフトアウト選択回路からの出力を記憶するシフト
バッファと、 クロック信号を生成するクロック供給回路と、 上記シフトレジスタ指定信号をデコードした結果に従
い、クロック供給回路からのクロック信号を前記シフト
レジスタの一つに供給するデコーダ回路と、 論理１入力信号を生成する１入力回路と、 論理０入力信号を生成する０入力回路と、 クロック信号の供給に応じて上記シフトバッファの出力
または上記０入力回路の出力あるいは上記１入力回路の
出力のうち一つを選択して上記シフトレジスタに直列デ
ータを入力するシフトイン入力制御回路と、 クロック信号の供給に応じて上記シフトレジスタから直
列データを出力するシフトアウト出力制御回路と、 上記シフトバッファからシフトイン入力制御回路にデー
タを供給する手段と、 スキャンアウト動作時には所望の記憶素子を含む任意の
シフトレジスタのシフトイン端子にこのシフトレジスタ
の全ビット数分の論理０を入力するとともにこのシフト
レジスタのシフトアウト端子から出力されるデータを前
記シフトバッファに格納し、スキャンイン動作時には前
記シフトレジスタのシフトイン端子に前記シフトバッフ
ァに格納されたデータを前記シフトレジスタの全ビット
数分入力するとともにこのシフトレジスタのシフトアウ
ト端子からデータを出力させる制御手段と、 上記シフトバッファに任意の書き込みデータまたは読み
出しデータを入出力する診断手段と、 前記回路網を用いて初期設定および診断を行う時に上記
シフトレジスタから出力されるデータとクロック数とを
チェックして、上記スキャンアウト動作後にさらに１回
前記シフトレジスタにクロックを供給することにより上
記シフトレジスタの記憶素子の「１」故障を検出し、さ
らに１回前記シフトレジスタのシフトイン端子に論理１
を入力し上記スキャンイン動作後に上記シフトレジスタ
の記憶素子の「０」故障を検出するチェック手段を備え
る ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188908A JPH0743655B2 (ja) | 1985-08-28 | 1985-08-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188908A JPH0743655B2 (ja) | 1985-08-28 | 1985-08-28 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249451A JPS6249451A (ja) | 1987-03-04 |
| JPH0743655B2 true JPH0743655B2 (ja) | 1995-05-15 |
Family
ID=16231990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188908A Expired - Fee Related JPH0743655B2 (ja) | 1985-08-28 | 1985-08-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743655B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806645B2 (ja) * | 1991-04-04 | 1998-09-30 | 甲府日本電気株式会社 | スキャンパスエラー検出回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129664A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | 論理装置 |
| JPS58163049A (ja) * | 1982-03-23 | 1983-09-27 | Fujitsu Ltd | 論理回路システムの試験方式 |
| JPS58165067A (ja) * | 1982-03-25 | 1983-09-30 | Nec Corp | 集積回路の診断装置 |
-
1985
- 1985-08-28 JP JP60188908A patent/JPH0743655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249451A (ja) | 1987-03-04 |
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Legal Events
| Date | Code | Title | Description |
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