JPS6227479B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、一般にある種のコンピユータ・メモ
リ・アレイの再循環式メモリ素子をテストする手
段、更に特定していえばかかるアレイに故障メモ
リ素子があつた場合にそれを含むアレイ区分を迅
速に判定するための装置に関するものである。

本発明と同時出願の、再循環ループ式メモリ・
アレイ・テスト装置に関する本出願人による特許
出願には、単一の入出力（Ｉ／Ｏ）ピンを介して
アクセスできる多重CCDループのメモリ・アレ
イを迅速に初期設定してテストするための方法が
記述されている。簡単にいえば、各ループの入力
部には一括記憶入力信号を受取る入力データ・ゲ
ートが設けられ、この信号が存在するとき同じデ
ータを同時に全てのループに対して並列に入力す
る。全てのループは、１つのアドレス指定された
ループをロードするのに必要な同じ時間内に同一
のデータをロード（初期設定）される。ロードさ
れたデータがテスト・データである場合、記憶デ
ータが比較ゲートによつて検査される。比較ゲー
トは、ループが記憶データを再循環するにつれ
て、各ループからの出力をビツト直列に受取る。
各ループ出力はビツト毎に比較ゲートで一緒に
ANDされ、各ループから受取つた全てのデータ
が他の全てのループからのデータと一致する場合
にのみデータ確認信号を生じる。又、１つ乃至複
数のループが他の全てのループからのデータ・ビ
ツトと等しくない場合には、弁別信号が発生させ
れる。しかしながら、前記特許出願に記述されて
いる方法では、故障ビツトの位置決定が実現され
ない。

本発明によれば、メモリ・アレイを構成する再
循環式メモリ素子から受取つた故障ビツトは、か
かるアレイの区分乃至区画内で迅速に位置決定さ
れる。全ての故障ビツトは、アレイ中のメモリ素
子の数がいくらであろうと、基本的に、記憶デー
タ・ビツトを単一メモリ素子の再循環ループ径路
について１回循環させるのに要する時間内に検出
される。

全てのループ・メモリ素子は、全てのループに
同じテスト・データをロードすることによつて、
予め定められたテスト用の条件に初期設定され
る。記憶データは、多数の比較ゲートによつて検
査される。各比較ゲートは、各ループが記憶デー
タを再循環させるにつれて、指定された数のルー
プから出力を受取る。指定されたループ出力は、
関連する比較ゲートによつてANDされて、各ル
ープからのデータが所与の比較ゲートに供給され
る他の全てのループからのデータとビツト毎に一
致する場合にのみ、データ検証信号を生ずる。

所与の比較ゲートと関連された１つ又は複数の
ループから受取るデータの、１つ又は複数のビツ
トが他の全ての関連ループからのデータ・ビツト
と等しくない場合には、所与の比較ゲートによつ
て弁別信号が発生される。比較ゲートによつて生
じた出力信号は、順次感知されて、故障素子を含
むアレイ区分が位置決定される。本発明の一実施
例では、各比較ゲートの出力部にラツチが設けら
れている。各ラツチは前述の弁別信号によつてセ
ツトされ、その比較ゲートと関連されたループか
らの１つ又は複数のビツトが誤りであるとの情報
が記憶される。こうして、基本的に記憶データ・
ビツトを単一メモリ素子の再循環ループ径路につ
いて１回循環させるのに要する時間内に、全ての
故障ビツトがアレイの指定された区分中で位置決
定される。

第１図のメモリ・アレイは複数の再循環CCD
ループ１〜Ｎを含んでおり、各ループはデジタ
ル・データの記憶と連関する書込み及び読取りの
ために、個別にアドレス指定できる。データ記憶
のためにループ１〜Ｎをアドレス指定するやり方
は、本発明には含まれず、従つて図には示してな
い。前述の特許出願には、通常のデータ記憶用の
ローデイング及び読取り動作だけでなく、記憶デ
ータの検査のために同一時間に全てのループに同
一データを一括ローデイングすることについても
記載されている。この２つのローデイング技術の
どちらも、本発明に使用できる。ロードされたデ
ータの検査は、比較ゲート２によつて実施される
が、これはループが記憶データを再循環させるに
つれて各ループ１〜Ｎから同時に出力を受取る。
一括選択信号が線５に印加されることによつてゲ
ート３及び４で表わされるデータ出力ゲートが導
通すると、ループ出力は比較ゲート２によつて
ANDされる。

各ループからのビツト直列の入力信号が夫々の
ビツト位置において一致する場合には、比較ゲー
ト２が線６上に出力２進「１」信号を生じる。全
てのビツトがある所与の時間に同一でない場合に
は、ゲート２は１つ又は複数のCCDループ中に
エラーが発生したことを意味する、出力２進
「０」信号を生じる。この場合、エラーの発生源
を位置決定することが必要になつてくる。

本発明によれば、各アレイ区分乃至区画に１つ
ずつ、複数個の比較ゲートを設けることによつて
メモリ・アレイ区分乃至区画中でエラーを位置指
定することができる。この種の配置を、第２図に
示してある。第１のアレイ区分のループ（グルー
プ１のループ）は、線８によつて比較器７に接続
されている。同様に、残りのアレイ区分のループ
が夫々の比較器に接続される、例えばアレイ区分
Ｎ（グループＮ）は線１０によつて比較器９に接
続されている。

第２図に図示した装置では、２つの動作モード
が考慮されている。第１のモードでは、線１１上
に、合成した一括テスト出力信号をもたらすよう
に、全ての比較器が選択される。第２のモードで
は、１つを除く全ての比較器が選択される。第２
モードは、前の第１モード動作中に、１つ又は複
数のCCDループ中にエラーが発生したことを意
味する、２進「０」信号が出力線１１上に生じた
場合にのみ利用される。第２モードでは、出力線
１１上からエラー信号が消えるまで、比較器が順
次選択解除される。選択解除された比較器はこの
とき、故障又は誤りを含むアレイ区分を指示す
る。故障のあるアレイ区分は交換部品の交換によ
り、あるいは例えばシステム装置を再構成又は再
配列して故障した装置を使用から外すことなど、
先行技術で知られている故障条件から回復するた
めの他の方法によつて、恒久的に非活動化するこ
とができる。

複数の区分乃至区画に故障のあるループが含ま
れている場合には、故障を含む区分を位置指定す
るためには、複数の比較器を、選択解除すること
が必要となつてくる。比較器の多重選択解除は、
第２図に示すような、通常のデコーダを使用する
よりも、適当な信号を個別の線１３に直接供給す
ることによつて、容易に実現できる。

デコーダ１２は、第２モード動作ではグループ
選択入力コードを受取つて出力線１３のうち選択
された１つを除く全ての出力線上に、又第１モー
ド動作ではその出力線１３の全ての線上に、２進
「１」信号を生じるように構成されている。各出
力線１３は、アレイ区分１の比較器７と連関され
た、インバータ１４、ANDゲート１５及びOR回
路１６からなる論理回路１９によつて示されるよ
うな論理回路網に接続されている。比較器７から
の出力は、ANDゲート１５に結合されている
が、このANDゲート１５は（インバータ１４と
共に）各線１３上の信号をも受取る。インバータ
１４及びANDゲート１５からの出力がOR回路１
６に印加される。全てのOR回路からの出力が、
一括テストAND回路１７中で組合わされる。

動作に当つては、第１モード動作中に、どのア
レイ区分中でも故障ビツトが発生しない場合に
は、全てのANDゲート（ゲート１５及び１８な
ど）は２進「１」出力を生じる。ANDゲート１
５及び１８からの２進「１」出力は、OR回路１
６及び２０中を通過して、出力線１１上にエラー
なしを意味する２進「１」出力を生じる。

一方、あるメモリ・ループ中に１つ又は複数の
故障ビツトが発生した場合、かかる各ビツトの発
生時に当該グループの比較器から２進「０」出力
が生じる。２進「０」は、連関する論理回路及び
一括テストAND回路１７を伝播して、エラーを
意味する。そのエラーを含むメモリ・アレイ区分
に位置指定するときは、第２図の装置は第２動作
モードになる。この場合、デコーダ１２は、メモ
リ・ループのループ・ビツトを再循環させなが
ら、論理回路の選択された１つ（例えば１９又は
２１）を除く全ての回路に、２進「１」信号を供
給する。故障ビツトが選択されたアレイ区分中で
発生した場合、出力線１１上の２進「０」が２進
「１」で置換えられる。選択されたアレイ区分以
外の所で故障エラーが発生しているのであれば、
線１１に２進「０」が持続し、この場合はそのプ
ロセスを繰返す必要がある。比較器の出力を順次
感知することによつて、故障ビツト区分が見つか
るまで、各繰返しの間、異なるアレイ区分が選択
される。２進「０」が２進「１」で置換えられる
のは、例えば比較器７からの故障ビツトの存在に
より論理回路ANDゲート１５が２進「０」出力
を生じ、一方論理回路インバータ１４がデコーダ
１２による選択の結果として２進「０」を受取つ
てその出力に２進「１」を生じた場合である。

故障ビツトを位置指定するためには、異なるア
レイ区分が選択される毎に、完全なメモリ・ルー
プ・サイクルを経る必要のあることがわかる。し
かしながら、第３図に示した本発明の修正形によ
れば、故障ビツトの存在ならびに、アレイ区分中
のそれらの位置が、基本的に同じメモリ・ビツト
再循環の単一サイクル中で決定される。

第３図を参照すると、グループ比較器２２，２
３は先に第２図に関して説明した機能と同じ機能
を実施する。各比較器の出力は、２４及び２５な
どのエラー・ラツチ及びAND回路２６及び２７
などの（故障ビツトを位置指定するための）グル
ープ選択AND回路を含む第１の経路、ならびに
AND回路２８及び２９などのクロツクAND回路
及び（故障ビツトの存在をその位置とは無関係に
決定するための）共通の一括テストAND回路３
０を含む第２の径路の、２つの分離した径路に沿
つて分けられる。この２つの径路は、OR回路３
１を介して組合さり、線３２上に組合せテスト出
力をもたらす。AND回路３０は、線３３の一括
テスト信号を受取る。２６及び２７などのグルー
プ選択AND回路は、インバータ３４を介して一
括テスト信号を受取る。こうして、回路３０は一
括テストモードの間、導通状態に設定され、一方
回路２６及び２７は、一括テストモードの間に見
つかつた故障ビツトを位置設定するのが望ましい
その他のときに、導通状態に設定される。

一括テストモードは、第２図に関して説明した
のと同様に機能して、AND回路２８，２９，３
０及びOR回路３１が、全てのメモリ・ループ中
を循環する正しい各ビツトについて、線３２上に
２進「１」を生じる。前と同様、全てのメモリ・
ループは一括テスト体に同一ビツト・データをロ
ードされている。あるループ中に故障ビツトが生
じた場合、一括テストモードの間に線３２上に２
進「０」が現われて、故障ビツト位置指定モード
を呼出さねばならないことを意味する。

各ラツチは、一括テスト以前にリセツトされ、
次に各比較器の出力に（エラーを示す）２進
「０」が発生することによつてセツトされる。一
度セツトされると、ラツチは、回路２６及び３７
などの各AND回路が線３５及び３６のグループ
選択信号によつて順次アドレス指定される選択プ
ロセスによつて、メモリ・ループの再循環速度よ
りも大幅に速い論理速度で感知される。故障ビツ
ト位置指定モードの間に線３２上に２進「０」が
現われると、故障ビツトを含むアレイ区分が同時
にアドレス指定中のAND回路２６，２７に対応
するものとして識別される。故障ビツトを位置指
定するのに、第２図の装置の場合のように全ての
メモリ・ループを再循環させる必要はない。

【図面の簡単な説明】

第１図は、記憶データの検査用に適合させた
CCDメモリ・アレイの、単純化した構成図であ
る。第２図は、故障ビツトの位置を決定するため
に修正を加えた本発明に基づく、第１図のアレイ
の単純化した構成図である。第３図は、故障ビツ
トの位置を記憶するために第２図のアレイに修正
を加えたものを示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の再循環ループ式メモリ素子を含むメモ
   リ・アレイの全ての前記メモリ素子に同じテス
   ト・ビツトをロードするための手段と、 夫々複数の前記メモリ素子を含むアレイ区分毎
   に設けられ、関連するアレイ区分の複数のメモリ
   素子からのビツト出力が一致したとき第１出力信
   号を生じ、不一致のとき第２出力信号を生じる複
   数の比較ゲート手段と、 前記複数の比較ゲート手段からの全ての出力信
   号が一致するか否かを検出するための手段と、 各前記比較ゲート手段に接続され、前記第２出
   力信号によつて所定状態にセツトされる複数のエ
   ラー・ラツチと、 各前記エラー・ラツチの出力に接続され、前記
   検出手段が不一致を示したときアレイ区分選択信
   号によつて順次付勢されて前記エラー・ラツチの
   セツト状態を調べるための複数の論理回路手段
   と、 を含む再循環ループ式メモリ素子テスト装置。