JPS6299835A - 回路の試験ポイントの診断方法およびそのための診断装置 - Google Patents
回路の試験ポイントの診断方法およびそのための診断装置Info
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- JPS6299835A JPS6299835A JP61157160A JP15716086A JPS6299835A JP S6299835 A JPS6299835 A JP S6299835A JP 61157160 A JP61157160 A JP 61157160A JP 15716086 A JP15716086 A JP 15716086A JP S6299835 A JPS6299835 A JP S6299835A
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- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims 9
- 230000007257 malfunction Effects 0.000 claims 2
- 238000002405 diagnostic procedure Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル機器の診断試験に関するもので、特
に、試験装置自身におけるエラーを検出することができ
る試験に関するものである。
に、試験装置自身におけるエラーを検出することができ
る試験に関するものである。
（従来の技術および発明が解決しようとする問題点）
複雑なディジタル機器の診断試験は一般的である。典型
的には、これはシステムに対するデータ分配および試験
ポイントからＣＰＬＪへの診断データの転送を行うグロ
ーバルバスの使用を含む。そして、偏差が検出された時
エラーを生じているチェックポイントが発見される。
的には、これはシステムに対するデータ分配および試験
ポイントからＣＰＬＪへの診断データの転送を行うグロ
ーバルバスの使用を含む。そして、偏差が検出された時
エラーを生じているチェックポイントが発見される。
しかしながら、従来の診断システムは問題を生じている
試験ポイントを特定することができるものの、ディジタ
ルシステムのグ［１−パルバスおよびＣＰＵが診断ルー
チンを走らせるのに必要な期間占有されることを必要と
する。もちろん、このことはシステムのデータ処理速度
をそこなう。
試験ポイントを特定することができるものの、ディジタ
ルシステムのグ［１−パルバスおよびＣＰＵが診断ルー
チンを走らせるのに必要な期間占有されることを必要と
する。もちろん、このことはシステムのデータ処理速度
をそこなう。
さらに、もしバスやＣＰｔＪが一時的に動作不能になっ
た場合、試験ポイントの診断試験は遂行できない。
た場合、試験ポイントの診断試験は遂行できない。
本発明は従来技術の問題点を診断情報を処理するための
システムＣＰｔＪへのディジタルシステムグローバルバ
スの使用の必要性を避けることにより解決するものであ
る。
システムＣＰｔＪへのディジタルシステムグローバルバ
スの使用の必要性を避けることにより解決するものであ
る。
（問題点を解決するための手段、作用および効果）
本発明のシステムは試験ポイントからのパラレルデータ
を受（ブ付けるための相互接続されたシフトレジスタを
使用する。それからシフトレジスタの内容が２つの独立
したシーケンスでシリアルに読み出される。これらのシ
ーケンスはシフトレジスタの双方向の読み出しと対応す
る。双方向シーケンスの間シフトレジスタから読み出さ
れたデータは比較され、この比較はどの試験ポイントに
エラーが存在するか、あるいはシフトレジスタのどのビ
ットに問題があるかに関づる情報を発生する。
を受（ブ付けるための相互接続されたシフトレジスタを
使用する。それからシフトレジスタの内容が２つの独立
したシーケンスでシリアルに読み出される。これらのシ
ーケンスはシフトレジスタの双方向の読み出しと対応す
る。双方向シーケンスの間シフトレジスタから読み出さ
れたデータは比較され、この比較はどの試験ポイントに
エラーが存在するか、あるいはシフトレジスタのどのビ
ットに問題があるかに関づる情報を発生する。
従って、本発明はヂエックされているディジタルシステ
ムのグローバルバスを必要としない、自己ヂエツク診断
システムを提供するものである。また、被試験システム
ｔよより高速にｌ）１作する。さらに被試験システムの
グローバルバスあるいはＣＰＵが一時的に動作不能とな
っても試験ポイントは診断され得る。
ムのグローバルバスを必要としない、自己ヂエツク診断
システムを提供するものである。また、被試験システム
ｔよより高速にｌ）１作する。さらに被試験システムの
グローバルバスあるいはＣＰＵが一時的に動作不能とな
っても試験ポイントは診断され得る。
（実施例）
上述の本発明の目的および効果は添付図面を参照して明
確に理解される。
確に理解される。
第１図を参照づると、カード１０および１２は複雑なデ
ジタルシステム中の回路板を表わしている。試験ポイン
ト１４および１６はカード１０上に存在し、これに対し
て試験ポイント１８および２０はカード１２上に存在す
る。カード１０および１２の診断試験ポイント１４．１
６．１８および２０を監視することにより行われる。
ジタルシステム中の回路板を表わしている。試験ポイン
ト１４および１６はカード１０上に存在し、これに対し
て試験ポイント１８および２０はカード１２上に存在す
る。カード１０および１２の診断試験ポイント１４．１
６．１８および２０を監視することにより行われる。
このように行うため、試験ポイントからの出力は直列接
続されたシフトレジスタ２２および２４の個々のビット
位置に接続される。特に試験ポイント１４および１６は
シフトレジスタ２２に接続され、これに対し試験ポイン
ト１８および２０はシフトレジスタ２４に接続される。
続されたシフトレジスタ２２および２４の個々のビット
位置に接続される。特に試験ポイント１４および１６は
シフトレジスタ２２に接続され、これに対し試験ポイン
ト１８および２０はシフトレジスタ２４に接続される。
概念上はシフトレジスタ２２および２４に記憶されたデ
ータは試験ポイントにエラーが無ければ第２Ａ図に示さ
れるように全て２進“０″である。
ータは試験ポイントにエラーが無ければ第２Ａ図に示さ
れるように全て２進“０″である。
シフトレジスタ２２および２４の主要な目的は試族ポイ
ント１４．１６．１８および２０からのパラレルデータ
を線４４においてシリアルデータに変換するためである
。シリアルデータが２進゛１″ビツトを含んでいる場合
には試験ポイントの１つがニジ−のない状態にはないと
いうことを示している。各試験ポイントはシフトレジス
タ２２および２４から読み出されるシリアルデータにお
いてビット位置に対応しているため、問題のある試験ポ
イントは！ｉ！４４上に発生するシリアルデータを観察
することにより容易に検出することができる。
ント１４．１６．１８および２０からのパラレルデータ
を線４４においてシリアルデータに変換するためである
。シリアルデータが２進゛１″ビツトを含んでいる場合
には試験ポイントの１つがニジ−のない状態にはないと
いうことを示している。各試験ポイントはシフトレジス
タ２２および２４から読み出されるシリアルデータにお
いてビット位置に対応しているため、問題のある試験ポ
イントは！ｉ！４４上に発生するシリアルデータを観察
することにより容易に検出することができる。
線２６に沿ってクロックがレジスタの入力２８および３
０に供給され、データをシフトレジスタ２２および２４
からシフトする。線３２に沿ってロード信号がシフトレ
ジスタ２４および２２に対応するロード端子３４および
３６に接続され、ポイント１４，１６．１８および２０
からのパラレル試験ポイントデータをシフトレジスタ２
２および２４に定期的にロードする。
０に供給され、データをシフトレジスタ２２および２４
からシフトする。線３２に沿ってロード信号がシフトレ
ジスタ２４および２２に対応するロード端子３４および
３６に接続され、ポイント１４，１６．１８および２０
からのパラレル試験ポイントデータをシフトレジスタ２
２および２４に定期的にロードする。
本発明の主要な特徴はシフトレジスタ２２および２４の
動作性をチェックすることができるシステムの能力であ
る。これは付加的な線３８をシフトレジスタ２４および
２２のそれぞれの入力端子４０および４２に接続するこ
とにより達成される。
動作性をチェックすることができるシステムの能力であ
る。これは付加的な線３８をシフトレジスタ２４および
２２のそれぞれの入力端子４０および４２に接続するこ
とにより達成される。
２つの線３２および３８は３つの独立した状態を表現す
るのに必要である、第１の状態はカード１０および１２
からテストポイントデータをシフトレジスタ２２および
２４にロードさせる。第２の２進状態中、そのデータは
上方にシフトされ線４４上にシリアルな形で現われるよ
うになる。シフトレジスタ４６は試験ポイントからのシ
リアルデータ４４を記憶する。シフトレジスタ４６は試
験ポイント１４，１６．１８および２０からのシリアル
データ４４を記憶する。
るのに必要である、第１の状態はカード１０および１２
からテストポイントデータをシフトレジスタ２２および
２４にロードさせる。第２の２進状態中、そのデータは
上方にシフトされ線４４上にシリアルな形で現われるよ
うになる。シフトレジスタ４６は試験ポイントからのシ
リアルデータ４４を記憶する。シフトレジスタ４６は試
験ポイント１４，１６．１８および２０からのシリアル
データ４４を記憶する。
続く期間中、線３２および３８は第３の２進状態を維持
し、それによってシフトレジスタ２２および２４の内容
は線４８に沿ってシフトダウンされる。追加シフトレジ
スタ５０は線４８に沿って環われるシリアルデータの内
容を記憶する。対応するシフトレジスタ４６および５０
はコンパレータ５４に接続された出力４９および５２を
有している。本発明の通常動作中はシフトレジスタ４６
および５０からの出力は同一であるので厳密な比較が存
在する。しかしながらシフトレジスタ２２あるいは２４
のいずれかにビットが発生する非動作状態にある時はシ
フトレジスタ４６および５０の出力間には同一性が存在
しない。
し、それによってシフトレジスタ２２および２４の内容
は線４８に沿ってシフトダウンされる。追加シフトレジ
スタ５０は線４８に沿って環われるシリアルデータの内
容を記憶する。対応するシフトレジスタ４６および５０
はコンパレータ５４に接続された出力４９および５２を
有している。本発明の通常動作中はシフトレジスタ４６
および５０からの出力は同一であるので厳密な比較が存
在する。しかしながらシフトレジスタ２２あるいは２４
のいずれかにビットが発生する非動作状態にある時はシ
フトレジスタ４６および５０の出力間には同一性が存在
しない。
シフトレジスタ２２の最上位ビット位置が非動作である
瞬間を仮定すると、試験ポイントにエラーがなくても一
連の２進ｔｉ １ ｐｔを発生する。
瞬間を仮定すると、試験ポイントにエラーがなくても一
連の２進ｔｉ １ ｐｔを発生する。
しかしながら、シリアルレジスタがシフトダウンされた
とき、試験ポイントに対応する２進位置のそれぞれは最
後のビットが読出されるまで２進“０″状態になり、そ
の最後のビットがシフトレジスタ２２に記憶された非動
作上位ビットに対応している。診断装置の第１の双方向
状態の間エラーが検出される際のタイミングを表わす第
２Ｂ図および第２の双方向状（ぶの間エラーが検出され
る際のタイミングを表わす第２Ｃ図に対応する信号はコ
ンパレータ５４において比較され、第２Ｃ図にお番プる
２進“１″と第２Ｂ図の第４の２進１ビツトの一致はシ
フトレジスタ２２の最上位２進ビット位置に関する問題
を正確に示す。この様にしてこの診断装置は自己診断を
行う。
とき、試験ポイントに対応する２進位置のそれぞれは最
後のビットが読出されるまで２進“０″状態になり、そ
の最後のビットがシフトレジスタ２２に記憶された非動
作上位ビットに対応している。診断装置の第１の双方向
状態の間エラーが検出される際のタイミングを表わす第
２Ｂ図および第２の双方向状（ぶの間エラーが検出され
る際のタイミングを表わす第２Ｃ図に対応する信号はコ
ンパレータ５４において比較され、第２Ｃ図にお番プる
２進“１″と第２Ｂ図の第４の２進１ビツトの一致はシ
フトレジスタ２２の最上位２進ビット位置に関する問題
を正確に示す。この様にしてこの診断装置は自己診断を
行う。
本発明は２枚のカード１０および１２．２つのシフトレ
ジスタ２２および２４に関して説明しているが、これは
本発明の説明を単に単純化するものであり、本発明の診
断装置は多数のカード上の多数の試験ポイントに拡張で
きることを理解するべきである。２２．２４のようなシ
フトレジスタ数は限界的なものではなく、必要なことは
試験ポイントがパラレルな形で試験カードからシフトレ
ジスタへ読み出され、比較のためにシリアルデータに変
換されることである。
ジスタ２２および２４に関して説明しているが、これは
本発明の説明を単に単純化するものであり、本発明の診
断装置は多数のカード上の多数の試験ポイントに拡張で
きることを理解するべきである。２２．２４のようなシ
フトレジスタ数は限界的なものではなく、必要なことは
試験ポイントがパラレルな形で試験カードからシフトレ
ジスタへ読み出され、比較のためにシリアルデータに変
換されることである。
本発明はここに記憶された構成の詳細点に限定されるも
のではなく、自明な変形は当業者には明らかであろう。
のではなく、自明な変形は当業者には明らかであろう。
第１図は本発明の装置のブロック図、第２図は本発明の
Ｂ置における動作を示す信号のタイミング図である。 １０．１２・・・カード、１４．１６，１８．２０・・
・試験ポイント、２２．２’４，４６．５０・・・シフ
トレジスタ、５４・・・コンパレータ。 出願人代理人 佐 藤 −雄 Ｆ／６／
Ｂ置における動作を示す信号のタイミング図である。 １０．１２・・・カード、１４．１６，１８．２０・・
・試験ポイント、２２．２’４，４６．５０・・・シフ
トレジスタ、５４・・・コンパレータ。 出願人代理人 佐 藤 −雄 Ｆ／６／
Claims (1)
- 【特許請求の範囲】 １、試験ポイントからディジタル試験信号を読出す過程
と、読出された信号を記憶する過程と、メモリからディ
ジタル信号をシリアルに読出す過程と、その信号のレベ
ルをエラーのない回路動作を表わす所定レベルと比較す
る過程とを備えた回路の試験ポイントを診断する方法に
おいて、前記シリアルに読出された信号のいずれかのビ
ットとその所定レベルとの差が、メモリからのシリアル
データの流れにおけるビット位置に対応する試験ポイン
ト位置におけるエラーを示していることを特徴とする回
路の試験ポイントの診断方法。 ２、特許請求の範囲第１項記載の方法において、メモリ
からの内容を双方向にシフトさせる過程と、双方向シフ
トの結果得られるディジタル信号を比較する過程と、 前記比較の結果として、記憶された読出信号の決定でき
るビットの誤動作を検出する過程を有することを特徴と
する回路の試験ポイントの診断方法。 ３、ディジタル試験信号を試験ポイントから第１の記憶
手段に接続するパラレル手段と、前記第１の記憶手段か
らディジタル信号をシリアルに読出す手段と、信号のレ
ベルをエラーのない回路動作を表わす所定レベルと比較
する第１の比較手段とを備えた回路の試験ポイントの診
断装置において、 シリアルに読出された信号のいずれかのビットとその所
定レベルとの差が前記第１の記憶手段から読出されたシ
リアルデータの流れにおけるビットの位置に対応する試
験ポイント位置におけるエラーを示していることを特徴
とする回路の試験ポイントの診断装置。 ４、特許請求の範囲第３項記載の診断装置において、前
記第１の記憶手段の内容を、その出力から前記第１の記
憶装置について決定できる段階である、誤動作を検出す
るための第２の比較手段に対して双方向にシフトさせる
制御手段を有することを特徴とする回路の試験ポイント
の診断装置。 ５、特許請求の範囲第４項記載の診断装置において、前
記第１の記憶手段が少なくとも１つのシフトレジスタを
備えたことを特徴とする回路の試験ポイントの診断装置
。 ６、特許請求の範囲第４項の診断装置において、前記第
１の記憶手段の双方向にシフトされた内容をそれぞれ記
憶する第２および第３の記憶手段を備えたことを特徴と
する回路の試験ポイントの診断装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US789528 | 1985-10-21 | ||
| US06/789,528 US4683569A (en) | 1985-10-21 | 1985-10-21 | Diagnostic circuit utilizing bidirectional test data comparisons |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6299835A true JPS6299835A (ja) | 1987-05-09 |
Family
ID=25147902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157160A Pending JPS6299835A (ja) | 1985-10-21 | 1986-07-03 | 回路の試験ポイントの診断方法およびそのための診断装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4683569A (ja) |
| JP (1) | JPS6299835A (ja) |
| AU (1) | AU584212B2 (ja) |
| CA (1) | CA1251569A (ja) |
| DE (1) | DE3635736A1 (ja) |
| FR (1) | FR2588966A1 (ja) |
| GB (1) | GB2181850B (ja) |
| IL (1) | IL78898A0 (ja) |
| IT (1) | IT1197111B (ja) |
| NO (1) | NO862510L (ja) |
| SE (1) | SE8604333L (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3538484A1 (de) * | 1985-10-25 | 1987-05-07 | Siemens Ag | Verfahren zur ueberpruefung von schutzbefehl-uebertragungssystemen im on-line-betrieb |
| JPH0690260B2 (ja) * | 1986-05-30 | 1994-11-14 | 三菱電機株式会社 | 論理回路試験装置 |
| US4750181A (en) * | 1986-11-05 | 1988-06-07 | Rockwell International Corporation | Dynamic circuit checking apparatus using data input and output comparisons for testing the data integrity of a circuit |
| JPS63165930A (ja) * | 1986-12-27 | 1988-07-09 | Toshiba Corp | エラ−検査装置 |
| US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| JP3005250B2 (ja) | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
| WO1997029384A1 (en) * | 1996-02-06 | 1997-08-14 | Telefonaktiebolaget Lm Ericsson (Publ) | Assembly and method for testing integrated circuit devices |
| DE19730716A1 (de) * | 1996-10-21 | 1998-04-23 | Fraunhofer Ges Forschung | Triggerung eines Meßverfahrens zur Qualitätsbeurteilung von Audio- und/oder Sprachsignalen |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| GB2344184A (en) | 1998-11-26 | 2000-05-31 | Ericsson Telefon Ab L M | Testing integrated circuits |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| JP2001166009A (ja) | 1999-12-14 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 診断機能を有する半導体集積回路 |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| CN100442069C (zh) * | 2005-12-08 | 2008-12-10 | 上海华虹Nec电子有限公司 | 同步通讯芯片进行多芯片并行测试的方法 |
| US10118307B2 (en) | 2014-04-29 | 2018-11-06 | Chervon (Hk) Limited | Chain saw |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582633A (en) * | 1968-02-20 | 1971-06-01 | Lockheed Aircraft Corp | Method and apparatus for fault detection in a logic circuit |
| US3863215A (en) * | 1973-07-03 | 1975-01-28 | Rca Corp | Detector for repetitive digital codes |
| US4216374A (en) * | 1978-08-11 | 1980-08-05 | John Fluke Mfg. Co., Inc. | Hybrid signature test method and apparatus |
| US4257031A (en) * | 1979-07-18 | 1981-03-17 | The Bendix Corporation | Digital remote control system |
| JPS5618766A (en) * | 1979-07-26 | 1981-02-21 | Fujitsu Ltd | Testing apparatus for logic circuit |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| US4404677A (en) * | 1981-04-08 | 1983-09-13 | Rockwell International Corporation | Detecting redundant digital codewords using a variable criterion |
| US4476560A (en) * | 1982-09-21 | 1984-10-09 | Advanced Micro Devices, Inc. | Diagnostic circuit for digital systems |
-
1985
- 1985-10-21 US US06/789,528 patent/US4683569A/en not_active Expired - Fee Related
-
1986
- 1986-05-23 IL IL78898A patent/IL78898A0/xx unknown
- 1986-05-28 CA CA000510205A patent/CA1251569A/en not_active Expired
- 1986-06-04 GB GB8613569A patent/GB2181850B/en not_active Expired
- 1986-06-13 AU AU58875/86A patent/AU584212B2/en not_active Ceased
- 1986-06-16 FR FR8608658A patent/FR2588966A1/fr active Pending
- 1986-06-23 NO NO862510A patent/NO862510L/no unknown
- 1986-07-03 JP JP61157160A patent/JPS6299835A/ja active Pending
- 1986-08-22 IT IT21514/86A patent/IT1197111B/it active
- 1986-10-13 SE SE8604333A patent/SE8604333L/xx not_active Application Discontinuation
- 1986-10-21 DE DE19863635736 patent/DE3635736A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CA1251569A (en) | 1989-03-21 |
| NO862510D0 (no) | 1986-06-23 |
| US4683569A (en) | 1987-07-28 |
| SE8604333L (sv) | 1987-04-22 |
| IL78898A0 (en) | 1986-09-30 |
| AU584212B2 (en) | 1989-05-18 |
| GB2181850A (en) | 1987-04-29 |
| IT8621514A1 (it) | 1988-02-22 |
| FR2588966A1 (fr) | 1987-04-24 |
| IT8621514A0 (it) | 1986-08-22 |
| DE3635736A1 (de) | 1987-04-23 |
| SE8604333D0 (sv) | 1986-10-13 |
| IT1197111B (it) | 1988-11-25 |
| GB8613569D0 (en) | 1986-07-09 |
| NO862510L (no) | 1987-04-22 |
| GB2181850B (en) | 1989-12-20 |
| AU5887586A (en) | 1987-04-30 |
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