JPS5941617B2 - 信号伝送系の検査回路 - Google Patents
信号伝送系の検査回路Info
- Publication number
- JPS5941617B2 JPS5941617B2 JP52112715A JP11271577A JPS5941617B2 JP S5941617 B2 JPS5941617 B2 JP S5941617B2 JP 52112715 A JP52112715 A JP 52112715A JP 11271577 A JP11271577 A JP 11271577A JP S5941617 B2 JPS5941617 B2 JP S5941617B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal transmission
- output
- drive circuit
- transmission system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Description
【発明の詳細な説明】
本発明は、信号伝送系の検査に関するものである。
信号伝送系において、多数の負荷をある１つの、駆動回
路の出力１本で、駆動すると、駆動能力が不足する場合
が多いため、多数の負荷を複数個の駆動回路に分割して
、駆動する方法が一般に採用されている。
路の出力１本で、駆動すると、駆動能力が不足する場合
が多いため、多数の負荷を複数個の駆動回路に分割して
、駆動する方法が一般に採用されている。
例えば、第１図に示すように、半導体メモリのアドレス
駆動回路では、１個の駆動回路１を経由したアドレス信
号Ｂを偶数個の駆動回路２に接続して多数のメモリ素子
３を駆動している。
駆動回路では、１個の駆動回路１を経由したアドレス信
号Ｂを偶数個の駆動回路２に接続して多数のメモリ素子
３を駆動している。
このような分割駆動を行なつた場合、駆動回路２の出力
Ｃ１〜Ｃｎがどれか１つでも故障するとメモリの誤つた
アドレスにデータが書き込まれたり、誤つたアドレスか
らデータが読み出されたりしてしまう。このような誤動
作を防ぐには駆動回路の検査を行なう必要があり、この
検査方法として、信号の奇偶検査方式が一般的である。
以下、従来例について、図面を用いて説明する。
Ｃ１〜Ｃｎがどれか１つでも故障するとメモリの誤つた
アドレスにデータが書き込まれたり、誤つたアドレスか
らデータが読み出されたりしてしまう。このような誤動
作を防ぐには駆動回路の検査を行なう必要があり、この
検査方法として、信号の奇偶検査方式が一般的である。
以下、従来例について、図面を用いて説明する。
第２図は従来の検査方法を示した図で、第１図の回路に
奇偶検査回路４を追加したものである。第２図の回路は
、駆動回路１と、この回路の出力Ｂを入力とする偶数個
の駆動回路２、および駆動回路２の出力全部を入力とす
る奇偶検査回路４とから構成される。奇偶検査回路４は
、入力信号の排他的論理和を出力とする回路で、入力信
号群の論理゛０１’’の数が、偶数の場合に出力が゛ｏ
’’、入力信号群の論理゜゛１’’の数が奇数の場合に
出力が゛１’’となる。本実施例の場合は、出力゛ｏ’
’を正常、出力゛１’’を異常としている。第２図で、
駆動回路１の論理をＢ＝Ａ、駆動回路２の論理をＣｉ＝
Ｂ（ｉ＝１〜ｎ、ｎは偶数）と仮定した場合、奇偶検査
回路４の出力Ｚは、Ｚ＝Ｃ１１Ｃ２１・・・・・・・・
・１Ｃｎ■Ｂ１Ｂ１・・・・・・・・・・・・□Ｂ■Ｏ となり、正常な場合は入力Ａの値に関係なく、出力Ｚ＝
０である。
奇偶検査回路４を追加したものである。第２図の回路は
、駆動回路１と、この回路の出力Ｂを入力とする偶数個
の駆動回路２、および駆動回路２の出力全部を入力とす
る奇偶検査回路４とから構成される。奇偶検査回路４は
、入力信号の排他的論理和を出力とする回路で、入力信
号群の論理゛０１’’の数が、偶数の場合に出力が゛ｏ
’’、入力信号群の論理゜゛１’’の数が奇数の場合に
出力が゛１’’となる。本実施例の場合は、出力゛ｏ’
’を正常、出力゛１’’を異常としている。第２図で、
駆動回路１の論理をＢ＝Ａ、駆動回路２の論理をＣｉ＝
Ｂ（ｉ＝１〜ｎ、ｎは偶数）と仮定した場合、奇偶検査
回路４の出力Ｚは、Ｚ＝Ｃ１１Ｃ２１・・・・・・・・
・１Ｃｎ■Ｂ１Ｂ１・・・・・・・・・・・・□Ｂ■Ｏ となり、正常な場合は入力Ａの値に関係なく、出力Ｚ＝
０である。
もし、駆動回路２の出力Ｃ１〜Ｃｎのどれか１つが故障
した場合、例えば、Ｃ１■Ｂとなつた場合Ｚ−Ｃ１（ｆ
）Ｃ門１・・・・・・・・・・・・４Ｃｎ■Ｂ４Ｂ□・
・・ ・・・・ ・・・ ・・・・ ・・・ ・（Ｉ）
Ｂ■１となり、エラーとして故障を検出することができ
る。
した場合、例えば、Ｃ１■Ｂとなつた場合Ｚ−Ｃ１（ｆ
）Ｃ門１・・・・・・・・・・・・４Ｃｎ■Ｂ４Ｂ□・
・・ ・・・・ ・・・ ・・・・ ・・・ ・（Ｉ）
Ｂ■１となり、エラーとして故障を検出することができ
る。
しかし、もし、駆動回路１の出力Ｂが故障してＢ＝Ａと
なつた場ｐ、Ｚ■ Ｃ１１Ｃ２４・・−・・・・・・・
・・・・４Ｃｎとなり、エラーとして検出することがで
きない。
なつた場ｐ、Ｚ■ Ｃ１１Ｃ２４・・−・・・・・・・
・・・・４Ｃｎとなり、エラーとして検出することがで
きない。
従つて、従来の検査方式では、駆動回路２の出力Ｃ１〜
Ｃｎのどれか１つが故障した場合にはエラーとして検出
できるが、，駆動回路１の出力Ｂが故障した場合にはエ
ラーは検出できず、正常なものとして誤つた動作が実行
されてしまう。そこで本発明の目的は前記のような誤動
作を防止し、第１図に示すような信号伝送系全体の故障
を検出する手段を提供することである。
Ｃｎのどれか１つが故障した場合にはエラーとして検出
できるが、，駆動回路１の出力Ｂが故障した場合にはエ
ラーは検出できず、正常なものとして誤つた動作が実行
されてしまう。そこで本発明の目的は前記のような誤動
作を防止し、第１図に示すような信号伝送系全体の故障
を検出する手段を提供することである。
すなわち本発明では、第１図の場合について言えば、偶
数個の駆動回路２の出力ｃ１〜Ｃｎたけでなく、更に，
駆動回路１の出力Ｂおよび入力Ａを奇偶検査回路４にて
検査することを特徴とするものである。
数個の駆動回路２の出力ｃ１〜Ｃｎたけでなく、更に，
駆動回路１の出力Ｂおよび入力Ａを奇偶検査回路４にて
検査することを特徴とするものである。
以下、本発明について説明する。
第３図は本発明の一実施例を示したものである。回路構
成は、第２図の奇偶検査回路４の入力に、更に５駆動回
路１の入力Ａおよび出力Ｂを追加したものである。第３
図で、駆動回路１の論理をＢ−Ａ１駆動回路２の論理を
Ｃｊ＝Ｂ（１＝１〜Ｎ，ｎは偶数）と仮定した場合、奇
偶検査回路４の出力Ｚはとなる。
成は、第２図の奇偶検査回路４の入力に、更に５駆動回
路１の入力Ａおよび出力Ｂを追加したものである。第３
図で、駆動回路１の論理をＢ−Ａ１駆動回路２の論理を
Ｃｊ＝Ｂ（１＝１〜Ｎ，ｎは偶数）と仮定した場合、奇
偶検査回路４の出力Ｚはとなる。
もし、７駆動回路２の出力Ｃ１れか１つが故障した場合
、 例えばＣ１＝Ｂとなつた場合、 〜Ｃｎのど となる。
、 例えばＣ１＝Ｂとなつた場合、 〜Ｃｎのど となる。
また、もし駆動回路１が故障して出力ＢがＢ＝Ａとなつ
た場合、となり、いづれもエラーとして故障を検出する
ことができる。
た場合、となり、いづれもエラーとして故障を検出する
ことができる。
以上述べた方式によれば、，駆動回路２の故障だけでな
く、従来の検査方式では検出不可能であつた１駆動回路
１の故障がわずかな金物の追加で容易に検出することが
できる。
く、従来の検査方式では検出不可能であつた１駆動回路
１の故障がわずかな金物の追加で容易に検出することが
できる。
なお前記実施例では、駆動回路１の入力Ａと出力Ｂの論
理式がＢ＝Ａ、また、１駆動回路２の入力Ｂと出力Ｃｉ
（１−１〜Ｎ．．ｎは偶数）の論理式がＣｉ−Ｂの場合
について説明したが、この例に限定されることなくＢ＝
Ａの場合、またＣｉ＝Ｂの場合についても、本発明が有
効であることは言うまでもない。
理式がＢ＝Ａ、また、１駆動回路２の入力Ｂと出力Ｃｉ
（１−１〜Ｎ．．ｎは偶数）の論理式がＣｉ−Ｂの場合
について説明したが、この例に限定されることなくＢ＝
Ａの場合、またＣｉ＝Ｂの場合についても、本発明が有
効であることは言うまでもない。
また半導体メモリのアドレス，駆動回路の例について説
明したが、これに限らず、駆動回路１，２は別な機能を
持つ回路でもよい。またこの回路はプリント基板１枚に
実装されるいくつかのＩＣから成る回路であつてもよい
。
明したが、これに限らず、駆動回路１，２は別な機能を
持つ回路でもよい。またこの回路はプリント基板１枚に
実装されるいくつかのＩＣから成る回路であつてもよい
。
第１図は信号伝送回路の一例を示す図、第２図は従来技
術を説明するための図、第３図は本発明の一実施例を説
明するための図である。 第３図において、１，２・・・・・・駆動回路、３・・
・・・・メモリ素子、４・・・・・・奇偶検査回路。
術を説明するための図、第３図は本発明の一実施例を説
明するための図である。 第３図において、１，２・・・・・・駆動回路、３・・
・・・・メモリ素子、４・・・・・・奇偶検査回路。
Claims (1)
- １ 入力信号と出力信号をそれぞれ１個有する第１の信
号伝送回路と、当該信号伝送回路の出力信号だけを入力
とし出力信号を１個有する偶数個の第２の信号伝送回路
とを含む信号伝送系において、前記第１の信号伝送回路
の入力信号と出力信号及び前記第２の信号伝送回路の出
力信号全部を入力とする排他的論理和回路から成ること
を特徴とする検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112715A JPS5941617B2 (ja) | 1977-09-21 | 1977-09-21 | 信号伝送系の検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112715A JPS5941617B2 (ja) | 1977-09-21 | 1977-09-21 | 信号伝送系の検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447411A JPS5447411A (en) | 1979-04-14 |
| JPS5941617B2 true JPS5941617B2 (ja) | 1984-10-08 |
Family
ID=14593692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52112715A Expired JPS5941617B2 (ja) | 1977-09-21 | 1977-09-21 | 信号伝送系の検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941617B2 (ja) |
-
1977
- 1977-09-21 JP JP52112715A patent/JPS5941617B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447411A (en) | 1979-04-14 |
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