JPH0218737B2 - - Google Patents
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- JPH0218737B2 JPH0218737B2 JP59235117A JP23511784A JPH0218737B2 JP H0218737 B2 JPH0218737 B2 JP H0218737B2 JP 59235117 A JP59235117 A JP 59235117A JP 23511784 A JP23511784 A JP 23511784A JP H0218737 B2 JPH0218737 B2 JP H0218737B2
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- Japan
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- circuit
- code space
- sequential circuit
- sequential
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- 238000012360 testing method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピユータを利用した産業用ロ
ボツト、実時間処理システム、制御システム、交
通管制システムなどにおいて、システムの一部を
構成している順序回路に対して自己検査機能を付
加した自己検査性順序回路に関するものである。
ボツト、実時間処理システム、制御システム、交
通管制システムなどにおいて、システムの一部を
構成している順序回路に対して自己検査機能を付
加した自己検査性順序回路に関するものである。
各種産業分野で活用されているコンピユータは
高い信頼性が要求され、一般に高い故障率FIT
（109時陥に１回故障する確率）が得られるような
設計とされている。
高い信頼性が要求され、一般に高い故障率FIT
（109時陥に１回故障する確率）が得られるような
設計とされている。
しかし、故障が皆無となることはありえないか
ら、故障に備えて定期的なテストが施行され、ま
た、故障発生時には一連のテストデータを入力し
て故障個所を検出することが行われている。
ら、故障に備えて定期的なテストが施行され、ま
た、故障発生時には一連のテストデータを入力し
て故障個所を検出することが行われている。
このような方式ではテストのためにコンピユー
タの運用を中止しなければならない。したがつ
て、連続的に使用を続ける必要があるシステムで
は問題がある。また、テスト入力を行う診断によ
つて故障発生が検出できたとしても、故障発生と
同時に故障検出ができない場合は、例えば交通管
理システム等では重大な事故をもたらすことにな
るので、常に故障を自己検査可能にすることが要
求される。
タの運用を中止しなければならない。したがつ
て、連続的に使用を続ける必要があるシステムで
は問題がある。また、テスト入力を行う診断によ
つて故障発生が検出できたとしても、故障発生と
同時に故障検出ができない場合は、例えば交通管
理システム等では重大な事故をもたらすことにな
るので、常に故障を自己検査可能にすることが要
求される。
この発明は、かかる点にかんがみてなされたも
ので、例えばコンピユータ内部に形成されている
順序回路に対して自己検査機能を付加し、順序回
路が動作しているときでも、常に、故障の有無が
検出できるようにした自己検査性順序回路を提供
するものである。
ので、例えばコンピユータ内部に形成されている
順序回路に対して自己検査機能を付加し、順序回
路が動作しているときでも、常に、故障の有無が
検出できるようにした自己検査性順序回路を提供
するものである。
第１図はこの発明の自己検査性順序回路のブロ
ツク図を示したもので、１はクロツクCLKによ
つて入力されたデータを処理している順序回路を
示す。この順序回路は少なくともその一部が記憶
回路によつて構成されており、クロツクCLKの
動作単位時間に互いに直交する符号空間をもつ動
作状態になる。
ツク図を示したもので、１はクロツクCLKによ
つて入力されたデータを処理している順序回路を
示す。この順序回路は少なくともその一部が記憶
回路によつて構成されており、クロツクCLKの
動作単位時間に互いに直交する符号空間をもつ動
作状態になる。
ここで、直交する符号空間とは次のことをい
う。ある符号空間Ａに属する任意の符号をａとす
るとき、この符号ａが別の符号空間Ｂに属さない
とき、符号空間Ｂに属する任意の符号ｂが符号空
間Ａに属さないとき、符号空間ＡとＢは互いに直
交しているという。
う。ある符号空間Ａに属する任意の符号をａとす
るとき、この符号ａが別の符号空間Ｂに属さない
とき、符号空間Ｂに属する任意の符号ｂが符号空
間Ａに属さないとき、符号空間ＡとＢは互いに直
交しているという。
例えば、符号が偶数重みとなる場合に対し、奇
数重みとなる場合は、互いに直交しているとい
う。
数重みとなる場合は、互いに直交しているとい
う。
２はある時間単位に取り得る順序回路１の符号
空間を識別する符号空間識別子順序回路で、前記
順序回路１の符号空間とを識別できる動作状態を
持ち、順序回路１の符号空間を監視している。
空間を識別する符号空間識別子順序回路で、前記
順序回路１の符号空間とを識別できる動作状態を
持ち、順序回路１の符号空間を監視している。
３は前記順序回路１の符号空間と、符号空間識
別子順序回路２の符号空間を識別し、両者の符号
空間が直交していないときはいずれかの回路に故
障が生じたものとして故障信号を出力する符号空
間識別回路である。また、符号空間識別回路３に
故障が生じたときも故障信号を出力するものであ
る。
別子順序回路２の符号空間を識別し、両者の符号
空間が直交していないときはいずれかの回路に故
障が生じたものとして故障信号を出力する符号空
間識別回路である。また、符号空間識別回路３に
故障が生じたときも故障信号を出力するものであ
る。
順序回路１と同一のクロツクCLKで駆動され
ている符号空間識別子順序回路２が、常にデータ
を処理している順序回路１の符号空間に対応する
信号を出力しているため、順序回路１、または符
号空間識別子順序回路２に故障が生ると、符号空
間識別回路３から故障を示す信号が故障発生とほ
とんど同時に出力される。
ている符号空間識別子順序回路２が、常にデータ
を処理している順序回路１の符号空間に対応する
信号を出力しているため、順序回路１、または符
号空間識別子順序回路２に故障が生ると、符号空
間識別回路３から故障を示す信号が故障発生とほ
とんど同時に出力される。
そのため、順序回路１を含む回路全体に対し
て、常に自己検査機能をもたせることができ、故
障発生直後に、すみやかに故障回避手段等を動作
させることもできる。
て、常に自己検査機能をもたせることができ、故
障発生直後に、すみやかに故障回避手段等を動作
させることもできる。
第２図はこの発明の自己検査性順序回路をカウ
ンタに応用した一実施例を示すもので、順序回路
１０は組合せ回路１０Ａと４個のＤ−フリツプフ
ロツプＤ／Ｆからなる４ビツトのカウンタによつ
て具体化されている。２０はＴ−フリツプフロツ
プによつて構成されている符号空間識別子順序回
路、３０は排他的論理素子で構成されている符号
空間識別回路である。
ンタに応用した一実施例を示すもので、順序回路
１０は組合せ回路１０Ａと４個のＤ−フリツプフ
ロツプＤ／Ｆからなる４ビツトのカウンタによつ
て具体化されている。２０はＴ−フリツプフロツ
プによつて構成されている符号空間識別子順序回
路、３０は排他的論理素子で構成されている符号
空間識別回路である。
まず、上記した実施例で出力される交番２進符
号（グレイコード）について説明する。
号（グレイコード）について説明する。
通常の２進符号（バイナリコード）｛bo-1，
bo-2，bo-3，……b1，b0｝に対してグルイコード
｛go-1，go-2，go-3，……g1，g0｝はよく知られて
いるように、 go-1＝bo-1 ……(1) gk-1＝bkbk-1 ……(2) の関係にある。
bo-2，bo-3，……b1，b0｝に対してグルイコード
｛go-1，go-2，go-3，……g1，g0｝はよく知られて
いるように、 go-1＝bo-1 ……(1) gk-1＝bkbk-1 ……(2) の関係にある。
第３図に２進符号とグレイコードの対応を示す
ように、グレイコードは状態遷移間のハミング距
離が１であるから、１つの状態遷移の過程で符号
語の重みが偶数（奇数）重みから奇数（偶数）重
みに変化する。
ように、グレイコードは状態遷移間のハミング距
離が１であるから、１つの状態遷移の過程で符号
語の重みが偶数（奇数）重みから奇数（偶数）重
みに変化する。
第２図の順序回路１０は、このようなグレイコ
ード（４ビツト）の符号を形成するカウンタで構
成されており、その組合せ回路（１０Ａ）をビツ
ト単位ごとに独立した構成、いわゆるビツトスラ
イス構成とすることによつて、各ビツトを形成し
ている組合せ回路１０Ａの故障が他のビツトに影
響しないように設計されている。
ード（４ビツト）の符号を形成するカウンタで構
成されており、その組合せ回路（１０Ａ）をビツ
ト単位ごとに独立した構成、いわゆるビツトスラ
イス構成とすることによつて、各ビツトを形成し
ている組合せ回路１０Ａの故障が他のビツトに影
響しないように設計されている。
このとき、順序回路１０はカウンタパルス毎に
直交する符号空間をもつものになる。
直交する符号空間をもつものになる。
したがつて、順序回路１０の入力となるカウン
タパルスパリテイC1と、順序回路１０から出力
されているグレイコードのパリテイC0を検査す
ることによつて順序回路１０の故障が検出でき
る。
タパルスパリテイC1と、順序回路１０から出力
されているグレイコードのパリテイC0を検査す
ることによつて順序回路１０の故障が検出でき
る。
入力のパリテイを出力するＴ−フリツプフロツ
プの出力（C1）と、グレイコードのパリテイC0
をとると、C0，C1は１アウトオブ２コードとな
るので、このC0，C1を排他的論理回路で構成さ
れている符号空間識別回路３０によつて検出する
と、順序回路１０または、Ｔ−フリツプフロツプ
もしくは符号空間識別子順序回路３０に故障が生
した時、C0，C1＝（０，０）もしくは（１，１）
に変化し故障を検出することができる。
プの出力（C1）と、グレイコードのパリテイC0
をとると、C0，C1は１アウトオブ２コードとな
るので、このC0，C1を排他的論理回路で構成さ
れている符号空間識別回路３０によつて検出する
と、順序回路１０または、Ｔ−フリツプフロツプ
もしくは符号空間識別子順序回路３０に故障が生
した時、C0，C1＝（０，０）もしくは（１，１）
に変化し故障を検出することができる。
正常時のパリテイC0，C1は（０，１）もしは
（１，０）を示す。
（１，０）を示す。
なお、点線で示すように第２の符号空間識別回
路４０を付加すると、前記した符号空間識別回路
３０とのパリテイC0，C1によつて組合せ回路１
０Ａの故障検出が１単位時間早くなり故障の位置
が組合せ回路１０ＡにあるかＤ−フリツプフロツ
プＤ／ＦにあるかをC0，C1とC0，C1の出力結果
から分離できる。
路４０を付加すると、前記した符号空間識別回路
３０とのパリテイC0，C1によつて組合せ回路１
０Ａの故障検出が１単位時間早くなり故障の位置
が組合せ回路１０ＡにあるかＤ−フリツプフロツ
プＤ／ＦにあるかをC0，C1とC0，C1の出力結果
から分離できる。
第４図はこの発明の自己検査性順序回路の他の
実施例を示すもので、第２図と同一符号は同一部
分を示す。
実施例を示すもので、第２図と同一符号は同一部
分を示す。
この図において順序回路１０は前記実施例と同
様に組合せ回路１０ＢとＤ−フリツプフロツプ
Ｄ／Ｆからなる４ビツトのカウンタで具体化され
ているが、その符号語は後述するレインボコード
を出力するように構成されている。
様に組合せ回路１０ＢとＤ−フリツプフロツプ
Ｄ／Ｆからなる４ビツトのカウンタで具体化され
ているが、その符号語は後述するレインボコード
を出力するように構成されている。
以下、レインボコード｛ro-1，ro-2，ro-3，…
…r1，r0｝の構成方法と、その４ビツトおよび５
ビツトのコード表を第５図に示す。
…r1，r0｝の構成方法と、その４ビツトおよび５
ビツトのコード表を第５図に示す。
(1) ｎビツトのレインボコードでｎが偶数の場
合。
合。
ｎビツトのグレイコードからなる奇数重みの
符号のすべてのビツトを反転する。つまり、 rm＝（gmが奇数重みのとき） ……(3) rm＝gm（gmが偶数重みのとき） ……(4) ｍ＝０，１，２，３，……ｎ−１） によつてレインボコードが構成される。
符号のすべてのビツトを反転する。つまり、 rm＝（gmが奇数重みのとき） ……(3) rm＝gm（gmが偶数重みのとき） ……(4) ｍ＝０，１，２，３，……ｎ−１） によつてレインボコードが構成される。
(2) ｎビツトのレインボコードでｎが奇数の場
合。
合。
グレイコードの奇数重みの符号語の最下位ビ
ツトs0を除いた残りのｎ−１ビツトを反転す
る。
ツトs0を除いた残りのｎ−１ビツトを反転す
る。
つまり、
ro-1，ro-2，……r1，r0
＝o-1，o-2，……1，g0
（gmが奇数重みのとき）
rm＝gm（gmが偶数重みのとき）
ｍ＝（１，２，３，……ｎ−１）
により構成する。
上記したレインボコードは第５図られるように
レインボコードのすべて状態遷移間のハミング距
離はｎ−１（２が偶数のとき）またはｎ−２以上
（２が奇数のとき）となる。
レインボコードのすべて状態遷移間のハミング距
離はｎ−１（２が偶数のとき）またはｎ−２以上
（２が奇数のとき）となる。
この新しいレインボコードはグレイコードの状
態遷移間のハミング離が１であるのに対しきわめ
て大きい値となる。
態遷移間のハミング離が１であるのに対しきわめ
て大きい値となる。
したがつて、第２図の実施例で例えばg3のビツ
トを形成している組合せ回路１０ＡのＬ点に縮退
する故障が発生したときは、もつとも悪い条件で
最大８カウンタパルス後でなければ故障検出がで
きないという問題があつたが、第４図のレインボ
コードを採用した順序回路１０Ｂでは、いずれの
ビツトに故障が発生しても１〜２カウンタパルス
後に故障検出ができるという効果がある。
トを形成している組合せ回路１０ＡのＬ点に縮退
する故障が発生したときは、もつとも悪い条件で
最大８カウンタパルス後でなければ故障検出がで
きないという問題があつたが、第４図のレインボ
コードを採用した順序回路１０Ｂでは、いずれの
ビツトに故障が発生しても１〜２カウンタパルス
後に故障検出ができるという効果がある。
以上実施例は、順序回路１０としてカウンタを
具体化た回路で説明したが、カウンタに限ること
なく、例えばコンピユータにおける制御回路、デ
イジタルフイルタ回路等にも使用することができ
る。
具体化た回路で説明したが、カウンタに限ること
なく、例えばコンピユータにおける制御回路、デ
イジタルフイルタ回路等にも使用することができ
る。
ただし、これらの順序回路は時間単位毎に直交
する空間符号を持つように構成することが条件と
なり、この条件は一般の順序回路についていえる
ことで、目的とする順序回路の動作を時間系列に
従つて互いに直交する符号空間出力となるように
構成すればよい。そして、この符号空間と１対１
に対応する符号空間識別子を出力する符号空間識
別子順序回路を別に設置し、これらの各順序回路
の出力を入力とする回路を故障がない場合には正
しい符号空間で動作していることを確認するため
の符号空間識別を行う組合せ論理回路とすれば、
全体として自己検査性を持つ順序回路を構成する
ことができる。
する空間符号を持つように構成することが条件と
なり、この条件は一般の順序回路についていえる
ことで、目的とする順序回路の動作を時間系列に
従つて互いに直交する符号空間出力となるように
構成すればよい。そして、この符号空間と１対１
に対応する符号空間識別子を出力する符号空間識
別子順序回路を別に設置し、これらの各順序回路
の出力を入力とする回路を故障がない場合には正
しい符号空間で動作していることを確認するため
の符号空間識別を行う組合せ論理回路とすれば、
全体として自己検査性を持つ順序回路を構成する
ことができる。
以上説明したように、この発明は順序回路に対
して少なくとも空間符号識別子順序回路と、空間
符号識別回路を付属させることによつて、従来、
組合せ回路に限られていた自己検査性の機能を順
序回路にも適用することができるようになり、コ
ンピユータ等の故障による障害を未然に防止でき
るという顕著な効果を奏するものである。
して少なくとも空間符号識別子順序回路と、空間
符号識別回路を付属させることによつて、従来、
組合せ回路に限られていた自己検査性の機能を順
序回路にも適用することができるようになり、コ
ンピユータ等の故障による障害を未然に防止でき
るという顕著な効果を奏するものである。
また、故障検出には、特にテストを行うための
入力を必要としないという利点がある。
入力を必要としないという利点がある。
第１図はこの発明の自己検査性順序回路のブロ
ツク図、第２図はこの発明の一実施例を示す回路
図、第３はグレイコードの説明図、第４図はこの
発明の他の実施例を示す回路図、第５図はレイン
ボコードの説明図である。 図中、１，１０は順序回路、２，２０は空間符
号識別子順序回路、３，３０は空間符号識別回路
である。
ツク図、第２図はこの発明の一実施例を示す回路
図、第３はグレイコードの説明図、第４図はこの
発明の他の実施例を示す回路図、第５図はレイン
ボコードの説明図である。 図中、１，１０は順序回路、２，２０は空間符
号識別子順序回路、３，３０は空間符号識別回路
である。
Claims (1)
- １ 時間単位毎に変化する符号空間をもつように
構成した順序回路と、前記符号空間を識別するた
めに符号識別子を出力する符号空間識別子順序回
路と、前記順序回路の出力と前記符号空間識別子
回路の出力を用いて故障がない場合の符号空間識
別回路であることを確認する符号空間識別回路よ
り構成されていることを特徴とする自己検査性順
序回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235117A JPS61115141A (ja) | 1984-11-09 | 1984-11-09 | 自己検査性順序回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235117A JPS61115141A (ja) | 1984-11-09 | 1984-11-09 | 自己検査性順序回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61115141A JPS61115141A (ja) | 1986-06-02 |
| JPH0218737B2 true JPH0218737B2 (ja) | 1990-04-26 |
Family
ID=16981305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235117A Granted JPS61115141A (ja) | 1984-11-09 | 1984-11-09 | 自己検査性順序回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115141A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201001A (ja) * | 1989-12-27 | 1991-09-02 | Komatsu Ltd | 制御装置におけるクロック停止時の誤動作防止装置 |
| JPH03127942U (ja) * | 1990-04-06 | 1991-12-24 | ||
| JP5103363B2 (ja) * | 2008-11-14 | 2012-12-19 | 京セラドキュメントソリューションズ株式会社 | 回路検査装置 |
| JP4870827B2 (ja) * | 2009-10-01 | 2012-02-08 | 株式会社キンキ | 破砕機用回転刃の取付構造および一軸破砕機 |
-
1984
- 1984-11-09 JP JP59235117A patent/JPS61115141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61115141A (ja) | 1986-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |