JP2536603B2 - Ｐｌａの故障検出方式 - Google Patents
Ｐｌａの故障検出方式Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PLA（Programable Logic Aray:プログラマ
ブル・ロジック・アレイ）の故障検出方式に関し、特に
複数の積項選択の故障検出方式に関する。
ブル・ロジック・アレイ）の故障検出方式に関し、特に
複数の積項選択の故障検出方式に関する。
PLAは組合せ論理回路を実現するのに、論理変更が簡
単である点、論理に関係なく構成が同一であるためレギ
ュラリティが高い等の利点から、組合せ回路の実現に多
く利用されている。
単である点、論理に関係なく構成が同一であるためレギ
ュラリティが高い等の利点から、組合せ回路の実現に多
く利用されている。
これらの利点からLSI内部にも、積極的に利用されて
いる。一方、微細加工技術の進歩により、LSIの規模が
大きくなり、トランジスタの大きさが小さくなるととも
に実装トランジスタの量が増加するにつれ、欠損による
LSIの故障確率が大きくなる傾向にある。このため、大
規模LSIでは故障の検出が容易であることが要求され
る。
いる。一方、微細加工技術の進歩により、LSIの規模が
大きくなり、トランジスタの大きさが小さくなるととも
に実装トランジスタの量が増加するにつれ、欠損による
LSIの故障確率が大きくなる傾向にある。このため、大
規模LSIでは故障の検出が容易であることが要求され
る。
しかしながら大規模LSIでは機能も多様で、かつ複雑
であるため、外部からテスト・パターンを加え、端子を
監視することではテスト・パターンが膨大になってしま
い、故障検出するまでに長時間を要してしまう。
であるため、外部からテスト・パターンを加え、端子を
監視することではテスト・パターンが膨大になってしま
い、故障検出するまでに長時間を要してしまう。
上記欠点を解決し、少ないテスト・パターンでLSIの
故障検出を行うため、LSI内部に故障を検出するための
特別な回路（テスト回路）を実装する傾向にある。
故障検出を行うため、LSI内部に故障を検出するための
特別な回路（テスト回路）を実装する傾向にある。
大規模LSIにPLAを実装する場合、LSI全体の故障検出
を容易にするために、PLA自体にも故障検出の工夫を施
す必要がある。
を容易にするために、PLA自体にも故障検出の工夫を施
す必要がある。
PLAの故障について論ずる前に、一般的なPLAの構造と
動作について説明しておく。
動作について説明しておく。
第３図に従来の、８入力,4出力,64積項線を持つPLAの
構造を示す。論理積（アンド）平面201は、入力in 7−
０の組合せを判定し、積項線p0〜p63を選択する64個の
０〜８入力ANDゲート210〜273と等価な回路である。一
方、論理和（オア）平面202は、積項線p0〜p63の論理和
を得る４個の０〜64入力ORゲート280〜283と等価な回路
であり、各ゲート対応に対応して出力out 3−０を有し
ている。
構造を示す。論理積（アンド）平面201は、入力in 7−
０の組合せを判定し、積項線p0〜p63を選択する64個の
０〜８入力ANDゲート210〜273と等価な回路である。一
方、論理和（オア）平面202は、積項線p0〜p63の論理和
を得る４個の０〜64入力ORゲート280〜283と等価な回路
であり、各ゲート対応に対応して出力out 3−０を有し
ている。
ANDゲート相当回路210〜273は、入力in 7−０のうち
任意の本数の論理積が取れること、これらの入力の反転
値を選択できることが、またORゲート相当回路280〜283
は、積項線p0〜p63のうち任意の本数の論理和を得るこ
とが特徴的である。
任意の本数の論理積が取れること、これらの入力の反転
値を選択できることが、またORゲート相当回路280〜283
は、積項線p0〜p63のうち任意の本数の論理和を得るこ
とが特徴的である。
一例として、ANDゲート相当回路210〜273,ORゲート相
当回路280〜283の論理を後掲の第１表に示すように設定
したとして、前記従来のPLAの動作を説明する。第１表
において第一行は、ANDゲート相当回路210は入力in 7−
０に0101XX00b（ｂは２進数であることを、Ｘはドント
・ケア:don't careすなわち“1"でも“0"も良いことを
示す）が与えられると、積項線p0がアクティブになり、
ORゲート相当回路280、および283がアクティブになるこ
とで、出力out 3−０に1001bを発生することを意味す
る。
当回路280〜283の論理を後掲の第１表に示すように設定
したとして、前記従来のPLAの動作を説明する。第１表
において第一行は、ANDゲート相当回路210は入力in 7−
０に0101XX00b（ｂは２進数であることを、Ｘはドント
・ケア:don't careすなわち“1"でも“0"も良いことを
示す）が与えられると、積項線p0がアクティブになり、
ORゲート相当回路280、および283がアクティブになるこ
とで、出力out 3−０に1001bを発生することを意味す
る。
PLAの積項線は、排他的に選択されるとは限らない。
例えば入力in 7−０に00001010bが与えられると、第一
表に従って積項線p1,p2とp4がアクティブになる。この
とき積項線p1はORゲート相当回路283をアクティブに
し、積項線p2はORゲート相当回路282をアクティブに
し、積項線p4はORゲート相当回路282をアクティブにす
るが、これは積項線p2によって既にアクティブになって
おり、結果としてout 3−０に1100bを発生する。
例えば入力in 7−０に00001010bが与えられると、第一
表に従って積項線p1,p2とp4がアクティブになる。この
とき積項線p1はORゲート相当回路283をアクティブに
し、積項線p2はORゲート相当回路282をアクティブに
し、積項線p4はORゲート相当回路282をアクティブにす
るが、これは積項線p2によって既にアクティブになって
おり、結果としてout 3−０に1100bを発生する。
PLAの代表的な故障に、誤って複数の積項線がアクテ
ィブになってしまうというモードのものがある。このモ
ードの故障は、論理積平面の故障により、従来アクティ
ブになるはずのない入力状態に対して、積項線がアクテ
ィブなってしまうものである。
ィブになってしまうというモードのものがある。このモ
ードの故障は、論理積平面の故障により、従来アクティ
ブになるはずのない入力状態に対して、積項線がアクテ
ィブなってしまうものである。
前記従来例において、ANDゲート相当回路273が故障
し、従来X0001011bの入力in 7−０に対してのみ積項線p
63をアクティブにするように設計されていたが、X00010
1Xbに対して積項線p63がアクティブになるようになって
しまったとする。
し、従来X0001011bの入力in 7−０に対してのみ積項線p
63をアクティブにするように設計されていたが、X00010
1Xbに対して積項線p63がアクティブになるようになって
しまったとする。
このとき入力in 7−０に、前述の動作例の説明と同様
に00001010bが与えられたとする。
に00001010bが与えられたとする。
このとき正常な動作、すなわち積項線p1,p2およびp4
の発生と、ORゲート相当回路283,282のアクティブ化に
加え、異常動作により積項線p63の発生が起こるが、積
項線p63は正常動作と同様にORゲート相当回路283,282を
アクティブにするので、出力out 3−０には正常動作と
同様に1100bを発生する。この結果、入力00001010bに対
しては、ANDゲート相当回路273の故障が発見されないこ
とになる。
の発生と、ORゲート相当回路283,282のアクティブ化に
加え、異常動作により積項線p63の発生が起こるが、積
項線p63は正常動作と同様にORゲート相当回路283,282を
アクティブにするので、出力out 3−０には正常動作と
同様に1100bを発生する。この結果、入力00001010bに対
しては、ANDゲート相当回路273の故障が発見されないこ
とになる。
以上説明したように、PLAにおいて複数の積項線がア
クティブになるモードの故障は、故障を発見できる入力
パターンを減少させるので、故障検出のために多くのテ
スト・パターンを必要とするという結果になる。
クティブになるモードの故障は、故障を発見できる入力
パターンを減少させるので、故障検出のために多くのテ
スト・パターンを必要とするという結果になる。
複数の積項線がアクティブになるモードの故障を検出
するために、第４図に示すような構造を持った故障検出
方式が考えられる。第４図のPLAでは、前記従来のPLAに
対して、第１〜第４の検出回路301,302,303,304を、積
項線p0〜p63に接続していることが特徴である。
するために、第４図に示すような構造を持った故障検出
方式が考えられる。第４図のPLAでは、前記従来のPLAに
対して、第１〜第４の検出回路301,302,303,304を、積
項線p0〜p63に接続していることが特徴である。
第１の検出回路301は、積項線p0〜p63に少なくとも１
つはアクティブのものがあることを検出し、第２の検出
回路302は、積項線p0〜p63に少なくとも２つはアクティ
ブのものがあることを検出し、同様に第3,第４の検出回
路303,304は、積項線p0〜p63に少なくとも３つ、あるい
は４つはアクティブのものがあることを検出し、それぞ
れの検出結果によってERR1,ERR2,ERR3,ERR4の各信号を
発生する。
つはアクティブのものがあることを検出し、第２の検出
回路302は、積項線p0〜p63に少なくとも２つはアクティ
ブのものがあることを検出し、同様に第3,第４の検出回
路303,304は、積項線p0〜p63に少なくとも３つ、あるい
は４つはアクティブのものがあることを検出し、それぞ
れの検出結果によってERR1,ERR2,ERR3,ERR4の各信号を
発生する。
第５図は、第４図に示す第１〜第４の検出回路301〜3
04の具体的な回路を示した図面である。第５図において
500はインバータ、501〜504は２入力ANDゲート、512〜5
14は２入力ORゲートである。
04の具体的な回路を示した図面である。第５図において
500はインバータ、501〜504は２入力ANDゲート、512〜5
14は２入力ORゲートである。
前述したように、入力in 7−０に00001010bが与えら
れた場合、正常動作を行う場合積項線p1,p2およびp4が
アクティブになるため、ERR1,ERR2およびERR3の各信号
が発生する。
れた場合、正常動作を行う場合積項線p1,p2およびp4が
アクティブになるため、ERR1,ERR2およびERR3の各信号
が発生する。
一方、ANDゲート相当回路273が故障した場合、さらに
積項線p63がアクティブになるため、ERR1,ERR2,ERR3に
加えてERR4信号が発生し、４つ以上の積項線がアクティ
ブになったこと、すなわち故障が発生したことを検出で
きる。
積項線p63がアクティブになるため、ERR1,ERR2,ERR3に
加えてERR4信号が発生し、４つ以上の積項線がアクティ
ブになったこと、すなわち故障が発生したことを検出で
きる。
以上説明したように、前記故障検出方式は、1,2,3あ
るいは４本の積項線が同時にアクティブになる故障は検
出できるが、常に固定本数の積項線に対する故障検出し
かできないという欠点を有していた。
るいは４本の積項線が同時にアクティブになる故障は検
出できるが、常に固定本数の積項線に対する故障検出し
かできないという欠点を有していた。
すなわち、前記従来例において積項線p0がアクティブ
になるのは入力in 7−０が0101XX00bのときであるが、
この入力は積項線p5をアクティブにする条件XXXXX1XXb
を同時に満足するため、同時に２本までの積項線がアク
ティブになることは正常動作であるが、３本の積項線が
アクティブになった場合は異常動作である。
になるのは入力in 7−０が0101XX00bのときであるが、
この入力は積項線p5をアクティブにする条件XXXXX1XXb
を同時に満足するため、同時に２本までの積項線がアク
ティブになることは正常動作であるが、３本の積項線が
アクティブになった場合は異常動作である。
したがってEER4信号によって故障検出を行うことにす
ると、３本以下の積項線がアクティブになるという故障
を検出できないことになる。
ると、３本以下の積項線がアクティブになるという故障
を検出できないことになる。
従来、複数の積項線がアクティブであることを検出す
る際に、固定本数を超えるアクティブな積項線を検出し
ていたのに対し、本発明では各積項線毎に正常動作にお
いて故障とならない同時アクティブ本数の許容値（最大
値）を設定し、実際の動作において同時にアクティブに
なった積項線の本数と比較することで、積項線ごとに故
障となる同時選択本数を可変にできるという相違点があ
る。
る際に、固定本数を超えるアクティブな積項線を検出し
ていたのに対し、本発明では各積項線毎に正常動作にお
いて故障とならない同時アクティブ本数の許容値（最大
値）を設定し、実際の動作において同時にアクティブに
なった積項線の本数と比較することで、積項線ごとに故
障となる同時選択本数を可変にできるという相違点があ
る。
本発明は、複数の積項線が同時に選択された積項線の
本数がそれぞれについて固定された所定本数以上である
ことを検出した時に検出信号を発生する複数の検出手段
と、 各積項線についてその積項線を含め同時に選択されう
る積項線の本数である許容本数を予め記憶した許容本数
記憶手段と、 同時に１本または複数本の積項線が選択された時に前
記検出信号を発生した前記検出手段についての所定本数
が前記許容本数記憶手段で記憶したその同時に選択され
た積項線のいずれかについての許容本数を超えることを
検知し故障を判定する故障判定手段とを含んで構成され
る。
本数がそれぞれについて固定された所定本数以上である
ことを検出した時に検出信号を発生する複数の検出手段
と、 各積項線についてその積項線を含め同時に選択されう
る積項線の本数である許容本数を予め記憶した許容本数
記憶手段と、 同時に１本または複数本の積項線が選択された時に前
記検出信号を発生した前記検出手段についての所定本数
が前記許容本数記憶手段で記憶したその同時に選択され
た積項線のいずれかについての許容本数を超えることを
検知し故障を判定する故障判定手段とを含んで構成され
る。
以下図面を参照して本発明の構成および動作を詳細に
説明する。
説明する。
第１図は、本発明の第１の実施例を示す図であり、前
記従来の故障検出機能を有したPLAと同様に、８入力,4
出力,64積項線を持つPLAを構成するために、論理積平面
201と、論理和平面202、各積項線p0〜p63における同時
アクティブの本数が1,2,3,4以上であることを検出する
第１〜第４の検出器301,302,303,304の他に、各積項線p
0〜p63に対応して同時アクティブの許容本数を登録する
検出用論理和平面101、および検出器301,302,303,304に
よって検出された同時にアクティブになった積項線の本
数が、許容本数を超えたことを検出する故障判定器102
で構成されていることが特徴である。
記従来の故障検出機能を有したPLAと同様に、８入力,4
出力,64積項線を持つPLAを構成するために、論理積平面
201と、論理和平面202、各積項線p0〜p63における同時
アクティブの本数が1,2,3,4以上であることを検出する
第１〜第４の検出器301,302,303,304の他に、各積項線p
0〜p63に対応して同時アクティブの許容本数を登録する
検出用論理和平面101、および検出器301,302,303,304に
よって検出された同時にアクティブになった積項線の本
数が、許容本数を超えたことを検出する故障判定器102
で構成されていることが特徴である。
検出用論理和平面101は、論理和平面202と同様に積項
線p0〜p63の論理和を得る３個の０〜64入力ORゲート12
0,121,122と等価な回路であり、各ゲートに対応して出
力se 12−０を有している。出力se 12−０は正常動作に
おいて同時にアクティブになってもよい積項線の数を示
す信号であり、110bならば２本、100bならば３本、000b
ならば４本以下の同時アクティブは故障ではないことを
示し、111bならば同時にアクティブになる積項線があれ
ば故障であることを示す。
線p0〜p63の論理和を得る３個の０〜64入力ORゲート12
0,121,122と等価な回路であり、各ゲートに対応して出
力se 12−０を有している。出力se 12−０は正常動作に
おいて同時にアクティブになってもよい積項線の数を示
す信号であり、110bならば２本、100bならば３本、000b
ならば４本以下の同時アクティブは故障ではないことを
示し、111bならば同時にアクティブになる積項線があれ
ば故障であることを示す。
各積項線p0〜p63に対し、それぞれの積項線のうち１
本が正常動作によってアクティブになるとき、その他に
アクティブになる積項線の本数は、ANDゲート相当回路2
10〜273の論理が決定すれば判明する。例えば、前記従
来例の動作で述べたように積項線p0が入力条件0101XX00
bによってアクティブになる場合、01011X00bの入力状態
では積項線p5も選択されるので、２本までの同時アクテ
ィブは正常動作ということになる。
本が正常動作によってアクティブになるとき、その他に
アクティブになる積項線の本数は、ANDゲート相当回路2
10〜273の論理が決定すれば判明する。例えば、前記従
来例の動作で述べたように積項線p0が入力条件0101XX00
bによってアクティブになる場合、01011X00bの入力状態
では積項線p5も選択されるので、２本までの同時アクテ
ィブは正常動作ということになる。
この場合、検出用論理和平面101の出力se 12−０が11
0bになるように、０〜64入力ORゲート121,122の入力に
積項線p0を接続する。
0bになるように、０〜64入力ORゲート121,122の入力に
積項線p0を接続する。
後掲の第２表に、積項線p0〜p63に対応する許容同時
アクティブ本数と、出力se 12−０を示す。
アクティブ本数と、出力se 12−０を示す。
故障判定器102は、検出用論理和平面101の出力se 12
−０と、第２〜第４の検出器302,303,304の出力ERR2,ER
R3,ERR4を入力し、実際に検出された同時アクティブの
積項線の本数が、許容されている同時アクティブの積項
線の本数を超えているかを判定し、ERROR信号を発生す
る組合せ論理回路であり、第３表に示すような真理値表
を満足するものである。
−０と、第２〜第４の検出器302,303,304の出力ERR2,ER
R3,ERR4を入力し、実際に検出された同時アクティブの
積項線の本数が、許容されている同時アクティブの積項
線の本数を超えているかを判定し、ERROR信号を発生す
る組合せ論理回路であり、第３表に示すような真理値表
を満足するものである。
次に前記従来例と同様にANDゲート相当回路273に故障
が起こり、入力in 7−０に00001010bが与えられたとき
に積項線p63がアクティブになってしまうときの動作に
ついて説明する。
が起こり、入力in 7−０に00001010bが与えられたとき
に積項線p63がアクティブになってしまうときの動作に
ついて説明する。
正常時の動作では入力in 7−０に00001010bが与えら
れると、積項線p1,p2,p4がアクティブになる。すると、
検出用論理和平面101の出力se 12−０にはそれぞれの積
項線はp1が100b、p2が000b、p4が000bを出力しようとす
るが、入力ORゲート120,121,122により出力“1"が優先
されるので、結果として100bが発生する。
れると、積項線p1,p2,p4がアクティブになる。すると、
検出用論理和平面101の出力se 12−０にはそれぞれの積
項線はp1が100b、p2が000b、p4が000bを出力しようとす
るが、入力ORゲート120,121,122により出力“1"が優先
されるので、結果として100bが発生する。
このとき、第２〜第４の検出器302,303,304は、それ
ぞれERR2およびERR3を出力する。故障判定器102は第３
表の真理値表を満足しないので、ERROR信号は“0"（イ
ンアクティブ）となり、故障は発見されない。
ぞれERR2およびERR3を出力する。故障判定器102は第３
表の真理値表を満足しないので、ERROR信号は“0"（イ
ンアクティブ）となり、故障は発見されない。
一方、故障時は、積項線p63が選択されるので、検出
用論理和平面101の出力se 12−０には111bを出力しよう
とする。このとき既に出力se 12−０に100bが出力され
ようとしているが、前述のように、出力se 12−０は入
力ORゲート120,121,122により出力“1"が優先されるの
で、結果として111bが発生する。
用論理和平面101の出力se 12−０には111bを出力しよう
とする。このとき既に出力se 12−０に100bが出力され
ようとしているが、前述のように、出力se 12−０は入
力ORゲート120,121,122により出力“1"が優先されるの
で、結果として111bが発生する。
このとき、第２〜第４の検出器302,303,304は、それ
ぞれERR2,ERR3およびERR4を出力する。故障判定器102は
第３表の真理値表を満足するので、ERROR信号は“1"
（アクティブ）となり、故障が発見できる。
ぞれERR2,ERR3およびERR4を出力する。故障判定器102は
第３表の真理値表を満足するので、ERROR信号は“1"
（アクティブ）となり、故障が発見できる。
同様に、積項線p0がアクティブになるような入力in 7
−０では、検出用論理和平面101の出力se 12−０には11
0bを出力するので、ANDゲート相当回路211〜273に故障
が発生した場合でも、出力se 12−０には110bあるいは1
11b（他に同時にアクティブになることを禁止されてい
る積項線が誤ってアクティブになった場合）しか発生せ
ず、３本以上の積項線がアクティブになった場合、故障
判定器102はERROR信号を発生し、故障を確実に検出でき
る。
−０では、検出用論理和平面101の出力se 12−０には11
0bを出力するので、ANDゲート相当回路211〜273に故障
が発生した場合でも、出力se 12−０には110bあるいは1
11b（他に同時にアクティブになることを禁止されてい
る積項線が誤ってアクティブになった場合）しか発生せ
ず、３本以上の積項線がアクティブになった場合、故障
判定器102はERROR信号を発生し、故障を確実に検出でき
る。
本実施例では、故障と認識できる同時にアクティブと
なる積項線の本数の最大値は４であるが、最大値に応じ
て検出器301,302,303,304と同様な検出器、および検出
用論理和平面101の出力を追加し、故障判定器102の論理
を変更することで、容易に検出可能な本数を増すことが
可能である。
なる積項線の本数の最大値は４であるが、最大値に応じ
て検出器301,302,303,304と同様な検出器、および検出
用論理和平面101の出力を追加し、故障判定器102の論理
を変更することで、容易に検出可能な本数を増すことが
可能である。
次に、本発明の第２の実施例について説明する。
第２図は、本発明の第２の実施例の構成を示す図面で
あり、前述の第１の実施例同様に積項線が４本以内で同
時にアクティブするときに故障を検出することができる
が、検出用論理和平面111が２ビット力出力se 11−０の
みを発生する点、故障判定回路112のERROR信号生成論理
が第一の実施例における故障判定回路102と変更してあ
る点が異なる。
あり、前述の第１の実施例同様に積項線が４本以内で同
時にアクティブするときに故障を検出することができる
が、検出用論理和平面111が２ビット力出力se 11−０の
みを発生する点、故障判定回路112のERROR信号生成論理
が第一の実施例における故障判定回路102と変更してあ
る点が異なる。
出力se 11−０は、10bが２本、01bが３本、00bが４本
以上の積項線が同時にアクティブになることを許容し、
11bが同時のアクティブを全く許さない意味を割り当て
ている。すなわち第１の実施例に対して、検出用論理和
平面101の出力をエンコード化したものである。
以上の積項線が同時にアクティブになることを許容し、
11bが同時のアクティブを全く許さない意味を割り当て
ている。すなわち第１の実施例に対して、検出用論理和
平面101の出力をエンコード化したものである。
故障判定回路112は、出力se 11−０に応じて、以下の
論理式で故障検出信号ERRORを発生する。
論理式で故障検出信号ERRORを発生する。
ERROR＝（se 11−0.eq.11b）.and.ERR2.or. （se 11−0.eq.10b）.and.ERR3.or. （se 11−0.eq.01b）.and.ERR4 第１の実施例と同様にANDゲート相当回路273に故障が
起こり、入力in 7−０に00001010bが与えられたときに
積項線p63がアクティブになってしまうときの誤動作が
発生すると、従来10bが出力されるべきse 11−０には、
11bが出力されるので、ERROR信号が発生し故障を検出す
ることができる。
起こり、入力in 7−０に00001010bが与えられたときに
積項線p63がアクティブになってしまうときの誤動作が
発生すると、従来10bが出力されるべきse 11−０には、
11bが出力されるので、ERROR信号が発生し故障を検出す
ることができる。
本発明の第２の実施例は、第１の実施例に対して検出
用論理和平面の出力をエンコードすることにより、故障
検出のために要するハードウェアを減少することができ
るという効果がある。検出用論理和平面出力のエンコー
ド化は、故障を検出できる同時アクティブになる積項線
の本数を大きくする場合に特に有効である。
用論理和平面の出力をエンコードすることにより、故障
検出のために要するハードウェアを減少することができ
るという効果がある。検出用論理和平面出力のエンコー
ド化は、故障を検出できる同時アクティブになる積項線
の本数を大きくする場合に特に有効である。
〔発明の効果〕 以上説明したように、本発明を用いることで、同時に
アクティブになる積項線の数によりPLAの故障を検出す
る方式において、故障と判定すべき同時にアクティブな
積項線の本数を、各積項線に対応して可変に設定するこ
とで、テスト・パターンが少なくてもより多くの故障検
出が可能なPLAを得ることができる。
アクティブになる積項線の数によりPLAの故障を検出す
る方式において、故障と判定すべき同時にアクティブな
積項線の本数を、各積項線に対応して可変に設定するこ
とで、テスト・パターンが少なくてもより多くの故障検
出が可能なPLAを得ることができる。
第１図は本発明の第１の実施例の構成を示すブロック
図、第２図は本発明の第２の実施例の構成を示すブロッ
ク図、第３図は従来の故障検出を行わないPLAの構成を
示すブロック図、第４図は従来のPLAの故障検出方式を
示すブロック図、第５図は第４図に示す検出器301〜304
の詳細な構成を示すブロック図である。 101,111……故障検出用論理和（オア）平面、102,112…
…故障判定器、120〜122……０〜64入力ORゲート、201
……論理積（アンド）平面、202……論理和（オア）平
面、210〜273……０〜８入力ANDゲート、280〜283……
０〜64入力ORゲート、301……第１の検出器、302……第
２の検出器、303……第３の検出器、304……第４の検出
器、500……インバータ、501〜504……２入力ANDゲー
ト、512〜514……２入力ORゲート。
図、第２図は本発明の第２の実施例の構成を示すブロッ
ク図、第３図は従来の故障検出を行わないPLAの構成を
示すブロック図、第４図は従来のPLAの故障検出方式を
示すブロック図、第５図は第４図に示す検出器301〜304
の詳細な構成を示すブロック図である。 101,111……故障検出用論理和（オア）平面、102,112…
…故障判定器、120〜122……０〜64入力ORゲート、201
……論理積（アンド）平面、202……論理和（オア）平
面、210〜273……０〜８入力ANDゲート、280〜283……
０〜64入力ORゲート、301……第１の検出器、302……第
２の検出器、303……第３の検出器、304……第４の検出
器、500……インバータ、501〜504……２入力ANDゲー
ト、512〜514……２入力ORゲート。
Claims (1)
- 【請求項１】複数の積項線が同時に選択されることのあ
るPLAの故障検出方式において、 同時に選択された積項線の本数がそれぞれについて固定
された所定本数以上であることを検出した時に検出信号
を発生する複数の検出手段と、 各積項線についてその積項線を含め同時に選択されうる
積項線の本数である許容本数を予め記憶した許容本数記
憶手段と、 同時に１本または複数本の積項線が選択された時に前記
検出信号を発生した前記検出手段についての所定本数が
前記許容本数記憶手段で記憶したその同時に選択された
積項線のいずれかについての許容本数を超えることを検
知し故障を判定する故障判定手段とを含むことを特徴と
するPLAの故障検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258429A JP2536603B2 (ja) | 1988-10-14 | 1988-10-14 | Ｐｌａの故障検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258429A JP2536603B2 (ja) | 1988-10-14 | 1988-10-14 | Ｐｌａの故障検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105080A JPH02105080A (ja) | 1990-04-17 |
| JP2536603B2 true JP2536603B2 (ja) | 1996-09-18 |
Family
ID=17320090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258429A Expired - Fee Related JP2536603B2 (ja) | 1988-10-14 | 1988-10-14 | Ｐｌａの故障検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536603B2 (ja) |
-
1988
- 1988-10-14 JP JP63258429A patent/JP2536603B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105080A (ja) | 1990-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |