JPH0331953A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0331953A JPH0331953A JP1168014A JP16801489A JPH0331953A JP H0331953 A JPH0331953 A JP H0331953A JP 1168014 A JP1168014 A JP 1168014A JP 16801489 A JP16801489 A JP 16801489A JP H0331953 A JPH0331953 A JP H0331953A
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- JP
- Japan
- Prior art keywords
- signals
- active
- signal
- output control
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に情報処理装置におけ
る障害検出に関する。
る障害検出に関する。
従来技術
一般に、情報処理装置はデータバスを介して記憶装置や
入出力装置をはじめとする複数のデノくイスと接続され
た中央処理装置を含んで構成されている。従来、そのよ
うな情報処理装置においては中央処理装置が複数のデバ
イスのうちの１つを選択しデータの読込みを行う場合、
通常、各々のデータ出力制御信号のうち選択されたデバ
イスのデータ出力制御信号のみがアクティブとなる。
入出力装置をはじめとする複数のデノくイスと接続され
た中央処理装置を含んで構成されている。従来、そのよ
うな情報処理装置においては中央処理装置が複数のデバ
イスのうちの１つを選択しデータの読込みを行う場合、
通常、各々のデータ出力制御信号のうち選択されたデバ
イスのデータ出力制御信号のみがアクティブとなる。
しかし、上述した従来の情報処理装置においては、複数
のデータ出力制御信号が同時にアクティブになるという
障害が発生すると、読込んだデータが破壊されてシステ
ムストール状態となってしまうことがあった。つまり、
複数のデータ出力制御信号が同時にアクティブとなる障
害が発生してもその障害を検出する手段が従来の情報処
理装置に設けられていないため、リードデータが破壊さ
れてシステムストール状態となり、障害原因の解析に多
大な時間がかかるという欠点がある。
のデータ出力制御信号が同時にアクティブになるという
障害が発生すると、読込んだデータが破壊されてシステ
ムストール状態となってしまうことがあった。つまり、
複数のデータ出力制御信号が同時にアクティブとなる障
害が発生してもその障害を検出する手段が従来の情報処
理装置に設けられていないため、リードデータが破壊さ
れてシステムストール状態となり、障害原因の解析に多
大な時間がかかるという欠点がある。
発明の目的
本発明は上述した従来の欠点を解決するためになされた
ものであり、複数のデータ出力制御信号が同時にアクテ
ィブとなる障害が発生した場合、それを直ちに検出する
ことができる情報処理装置のＩ趙（共を目的とする。
ものであり、複数のデータ出力制御信号が同時にアクテ
ィブとなる障害が発生した場合、それを直ちに検出する
ことができる情報処理装置のＩ趙（共を目的とする。
発明の構成
本発明による情報処理装置は、複数の下位装置の夫々と
信号線によって接続され、それら信号線を択一的にアク
ティブにしてデータの授受を行う情報処理装置であって
、前記複数の信号線のうちアクティブとなっている信号
線の数を計数する１数手段と、この計数手段の計数値が
２以上となったとき障害が発生したと判定する手段とを
有することを特徴とする。
信号線によって接続され、それら信号線を択一的にアク
ティブにしてデータの授受を行う情報処理装置であって
、前記複数の信号線のうちアクティブとなっている信号
線の数を計数する１数手段と、この計数手段の計数値が
２以上となったとき障害が発生したと判定する手段とを
有することを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による情報処理装置の一実施例の構成を
示すブロック図である。
示すブロック図である。
図において、本発明の一実施例による情報処理装置はデ
ータバス１５に接続される中央処理装置（以下、ＣＰＵ
と略ｔ）１と、記憶袋ｒＩ！（以下、メモリと略す）３
と、入出力装置（以下、Ｉｌ。
ータバス１５に接続される中央処理装置（以下、ＣＰＵ
と略ｔ）１と、記憶袋ｒＩ！（以下、メモリと略す）３
と、入出力装置（以下、Ｉｌ。
と略す）４及び５と、アドレスバス１６上のアドレスを
デコードするデコーダ２と、アドレス及びリード信号１
７をデコードするデコーダ７と、カウント回路６と、ラ
ッチ回路１１と、冗ｘｃｌｕｓｌｖｅ−ＯＲ回路（以下
、ＥＯＲ回路と略す）１．２．１３及び１４とを含んで
構成されている。
デコードするデコーダ２と、アドレス及びリード信号１
７をデコードするデコーダ７と、カウント回路６と、ラ
ッチ回路１１と、冗ｘｃｌｕｓｌｖｅ−ＯＲ回路（以下
、ＥＯＲ回路と略す）１．２．１３及び１４とを含んで
構成されている。
なお、７３はメモリ３へのデータ出力制御信号（以下、
メモリＯＥ信号と略す）、７４．７５は夫々１１０４．
５へのデータ出力制御信号（以下、１０００Ｅ信号と略
す）、２３．２４及び２５はセレクト信号である。また
、各データ出力制御信号は論理値「０」のときアクティ
ブとする。
メモリＯＥ信号と略す）、７４．７５は夫々１１０４．
５へのデータ出力制御信号（以下、１０００Ｅ信号と略
す）、２３．２４及び２５はセレクト信号である。また
、各データ出力制御信号は論理値「０」のときアクティ
ブとする。
カウント回路６はメモリＯＥ信号７３ １１００Ｅ信号
７４．７５のうち、アクティブとなった１３号の数、す
なわち出力が許可されているものの数をカウントするも
のである。
７４．７５のうち、アクティブとなった１３号の数、す
なわち出力が許可されているものの数をカウントするも
のである。
ラッチ回路１１はカウント回路６の出力信号６１（をラ
ッチタイミング信号とし、各ＥＯＲ回路１２１３．１４
の出力をラッチするものである。
ッチタイミング信号とし、各ＥＯＲ回路１２１３．１４
の出力をラッチするものである。
かかる構成において、ＣＰＵＩがメモリ３よりデータを
リードする場合は、アドレスバス１６を介してメモリア
ドレスを出力する。すると、デコーダ２によりセレクト
信号２３が論理値「０」、すなわちアクティブとなりさ
らに、メモリＯＥ信号７３もアクティブとなる。また、
そのときセレクト信号２４及び２５並びに１０００Ｅ信
号７４及び７５は論理値「１」、すなわちノンアクティ
ブである。
リードする場合は、アドレスバス１６を介してメモリア
ドレスを出力する。すると、デコーダ２によりセレクト
信号２３が論理値「０」、すなわちアクティブとなりさ
らに、メモリＯＥ信号７３もアクティブとなる。また、
そのときセレクト信号２４及び２５並びに１０００Ｅ信
号７４及び７５は論理値「１」、すなわちノンアクティ
ブである。
ここで、カウント回路６は入力信号のうち、アクティブ
であるものの数がＯ又は１であるならば出力信号６１１
を論理値ｒＯＪとしてラッチ回路１１に人力する。また
、人力信号のうちアクティブでるものの数が２以上であ
るならば出力信号８１１を論理値「］」としてラッチ回
路１１に人力する。
であるものの数がＯ又は１であるならば出力信号６１１
を論理値ｒＯＪとしてラッチ回路１１に人力する。また
、人力信号のうちアクティブでるものの数が２以上であ
るならば出力信号８１１を論理値「］」としてラッチ回
路１１に人力する。
つまり、正常にメモリリードサイクルが行われていれば
出力信号６１１は論理値「０」のままである。
出力信号６１１は論理値「０」のままである。
よって、ラッチ回路１１は出力信号ａｌｌが論理値「１
」に立上ったとき入力データをラッチするのでその場合
には、ラッチ動作は実行されない。
」に立上ったとき入力データをラッチするのでその場合
には、ラッチ動作は実行されない。
同様に、ＣＰＵＩが１１０４のデータをリードする場合
はセレクト信号２４及び１０００Ｅ信号７４がアクティ
ブ、セレクト信号２３、セレクト信号２５、メモリＯＥ
信号７３及び１０００Ｅ信号７５はノンアクティブのま
まとなる。そして、カウント回路６への入力信号のうち
ＩｌＣＭ）Ｉｉ信信信号７４がアクティブとなりメモリ
ＯＥ信号７３、！１０Ｏ［Ｅ信号７５はノンアクティブ
のままであり、カウント回路６の出力信号６１．１は論
理値「０」のままである。よって、ラッチ回路１１はラ
ンチ動作を実行しない。１１０５のリードサイクルにつ
いても同様であり、正常であるときにはラッチ回路１１
はラッチ動作を実行しない。
はセレクト信号２４及び１０００Ｅ信号７４がアクティ
ブ、セレクト信号２３、セレクト信号２５、メモリＯＥ
信号７３及び１０００Ｅ信号７５はノンアクティブのま
まとなる。そして、カウント回路６への入力信号のうち
ＩｌＣＭ）Ｉｉ信信信号７４がアクティブとなりメモリ
ＯＥ信号７３、！１０Ｏ［Ｅ信号７５はノンアクティブ
のままであり、カウント回路６の出力信号６１．１は論
理値「０」のままである。よって、ラッチ回路１１はラ
ンチ動作を実行しない。１１０５のリードサイクルにつ
いても同様であり、正常であるときにはラッチ回路１１
はラッチ動作を実行しない。
一方、メモリリードサイクルにおいて障害が発生し、セ
レクト信号２３及びメモリＯＥ信号７３のみがアクティ
ブであるはずのものがその他にＩｌｏ ０Ｅ信号７４あ
るいは１０００Ｅ信号７５がアクティブになったものと
する。この場合、メモリＯＥ信号７３がアクティブ、１
０００Ｅ信号７４あるいは７５がアクティブとなりカウ
ント回路６の入力信号のうちアクティブのものの数が２
以上であるため、カウント回路６の出力信号Ｂ １．
ｌが論理値「１」となる。この出力信号６１１は例えば
ＣＰＵ１への割込信号（図示せず）として用いられ、Ｃ
ＰＵＩに対して障害が発生した旨が通知される。
レクト信号２３及びメモリＯＥ信号７３のみがアクティ
ブであるはずのものがその他にＩｌｏ ０Ｅ信号７４あ
るいは１０００Ｅ信号７５がアクティブになったものと
する。この場合、メモリＯＥ信号７３がアクティブ、１
０００Ｅ信号７４あるいは７５がアクティブとなりカウ
ント回路６の入力信号のうちアクティブのものの数が２
以上であるため、カウント回路６の出力信号Ｂ １．
ｌが論理値「１」となる。この出力信号６１１は例えば
ＣＰＵ１への割込信号（図示せず）として用いられ、Ｃ
ＰＵＩに対して障害が発生した旨が通知される。
さらに、ＦＯＲ回路１２〜１４のうちεＯＲ回路１３又
は１４によって出力信号１３１又は１４１が論理値「１
」となり、カウント回路６の出力信号６（１が論理値「
１」に立上るタイミングでラッチ回路１１がラッチ動作
を実行し、ラッチ回路１１への人力信号を保持する。
は１４によって出力信号１３１又は１４１が論理値「１
」となり、カウント回路６の出力信号６（１が論理値「
１」に立上るタイミングでラッチ回路１１がラッチ動作
を実行し、ラッチ回路１１への人力信号を保持する。
ＣＰＵＩはラッチ回路１１の内容をデータバス１５を介
して読むことにより、どのメモリもしくはＩｌｏにおい
て障害が発生したのかを判断するための情報を得ること
ができるのである。
して読むことにより、どのメモリもしくはＩｌｏにおい
て障害が発生したのかを判断するための情報を得ること
ができるのである。
なお、本実施例においてはデバイスの数が３である場合
について説明したが、さらに多くのデバイスを含んでい
る場合についても同様の効果が得られることは明らかで
ある。
について説明したが、さらに多くのデバイスを含んでい
る場合についても同様の効果が得られることは明らかで
ある。
発明の詳細
な説明したように本発明は、中央処理装置とデータバス
で接続される記憶装置や入出力装置等のデバイスの各デ
ータ出力制御信号のうち、同時に２以上がアクティブと
なるような障害が発生した場合、カウント回路によって
データ出力制御信号のアクティブであるものの数が２以
上であることを検出することにより、複数のデータ出力
制御信号が同時にアクティブとなるような障害が発生し
たことを直ちに検出できるという効果がある。
で接続される記憶装置や入出力装置等のデバイスの各デ
ータ出力制御信号のうち、同時に２以上がアクティブと
なるような障害が発生した場合、カウント回路によって
データ出力制御信号のアクティブであるものの数が２以
上であることを検出することにより、複数のデータ出力
制御信号が同時にアクティブとなるような障害が発生し
たことを直ちに検出できるという効果がある。
さらに、中央処理装置から送出されるデバイスのセレク
ト信号と、そのデバイスへのデータ出力制御信号との排
他的論理和の結果をラッチ回路でラッチすることにより
、障害が発生したデータ出力信号を特定でき、障害原因
の解析時間を大巾に短縮することができるという効果が
ある。
ト信号と、そのデバイスへのデータ出力制御信号との排
他的論理和の結果をラッチ回路でラッチすることにより
、障害が発生したデータ出力信号を特定でき、障害原因
の解析時間を大巾に短縮することができるという効果が
ある。
第１図は本発明の実施例による情報処理装置の構成を示
すブロック図でるある。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２．７・・・・・・デコーダ ６・・・・・・カウント回路 ・・・・・・ラッチ回路
すブロック図でるある。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２．７・・・・・・デコーダ ６・・・・・・カウント回路 ・・・・・・ラッチ回路
Claims (1)
- （１）複数の下位装置の夫々と信号線によって接続され
、それら信号線を択一的にアクティブにしてデータの授
受を行う情報処理装置であって、前記複数の信号線のう
ちアクティブとなっている信号線の数を計数する計数手
段と、この計数手段の計数値が２以上となったとき障害
が発生したと判定する手段とを有することを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168014A JPH0331953A (ja) | 1989-06-29 | 1989-06-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168014A JPH0331953A (ja) | 1989-06-29 | 1989-06-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331953A true JPH0331953A (ja) | 1991-02-12 |
Family
ID=15860207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168014A Pending JPH0331953A (ja) | 1989-06-29 | 1989-06-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583503U (ja) * | 1992-04-14 | 1993-11-12 | 株式会社ユニシアジェックス | トーショナルダンパ |
| JP2008056410A (ja) * | 2006-08-30 | 2008-03-13 | Fuji Fiber Glass Kk | ガラス繊維巻取りチューブ及びガラス繊維の巻取り方法 |
-
1989
- 1989-06-29 JP JP1168014A patent/JPH0331953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583503U (ja) * | 1992-04-14 | 1993-11-12 | 株式会社ユニシアジェックス | トーショナルダンパ |
| JP2008056410A (ja) * | 2006-08-30 | 2008-03-13 | Fuji Fiber Glass Kk | ガラス繊維巻取りチューブ及びガラス繊維の巻取り方法 |
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