JPH02208742A - 障害処理装置 - Google Patents
障害処理装置Info
- Publication number
- JPH02208742A JPH02208742A JP1031433A JP3143389A JPH02208742A JP H02208742 A JPH02208742 A JP H02208742A JP 1031433 A JP1031433 A JP 1031433A JP 3143389 A JP3143389 A JP 3143389A JP H02208742 A JPH02208742 A JP H02208742A
- Authority
- JP
- Japan
- Prior art keywords
- error
- fault
- processing device
- circuit
- fault information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明はデータ処理装置で発生した障害の処理を行なう
障害処理装置に関する。
障害処理装置に関する。
従来のデータ処理装置では、内部の各回路毎にエラー検
出手段と、エラー表示Ｆ／Ｆと、各エラー表示Ｆ／Ｆの
論理和をとり、障害処理装置にエラー発生を報告する手
段が設けられ、エラー情報およびエラー分類・識別情報
が作成され、障害処理装置は該情報により直ちにそのエ
ラー分類に従った処理を可能としていた。
出手段と、エラー表示Ｆ／Ｆと、各エラー表示Ｆ／Ｆの
論理和をとり、障害処理装置にエラー発生を報告する手
段が設けられ、エラー情報およびエラー分類・識別情報
が作成され、障害処理装置は該情報により直ちにそのエ
ラー分類に従った処理を可能としていた。
上述した従来のデータ処理装置は、近年のＶＬＳＩ化ま
たはマシンクロックサイクルの高速化によりエラー分類
・識別情報を生成するための回路を具備することが不可
能となってきた。つまりエラー分類するための特殊な回
路を持ち込むため多品種のＶＬＳＩの設計を必要とした
り分類分けのためゲートによる組合せ論理が必要で、高
速化に耐えられない等の問題が生じていた。
たはマシンクロックサイクルの高速化によりエラー分類
・識別情報を生成するための回路を具備することが不可
能となってきた。つまりエラー分類するための特殊な回
路を持ち込むため多品種のＶＬＳＩの設計を必要とした
り分類分けのためゲートによる組合せ論理が必要で、高
速化に耐えられない等の問題が生じていた。
（課題を解決するための手段〕
本発明の障害処理装置は、
内部の回路毎に設けられたエラー検出手段と、各エラー
検出手段毎に設けられ、当該エラー検出手段で検出され
たエラーを表示するエラー表示手段と、各エラー表示手
段の出力の論理和をとり、エラー発生を報告するエラー
報告手段を有するデータ処理装置に接続された障害処理
装置であって、 エラー報告手段によりエラー発生の報告をうけると２工
ラー表示手段からの障害情報を記憶する障害情報記憶手
段と、 前記データ処理装置の障害要因を分類分けするためのエ
ラー分類毎のマスクデータを保持するマスクデータ記憶
手段と、 前記障害情報記憶手段の内容と前記マスクデータ記憶手
段のエラー分類毎のマスクデータとの論理積を順次行い
、その結果により前記データ処理装置のエラー要因を分
類分けし、エラー分類毎の障害処理を行う障害処理手段
とを有している。
検出手段毎に設けられ、当該エラー検出手段で検出され
たエラーを表示するエラー表示手段と、各エラー表示手
段の出力の論理和をとり、エラー発生を報告するエラー
報告手段を有するデータ処理装置に接続された障害処理
装置であって、 エラー報告手段によりエラー発生の報告をうけると２工
ラー表示手段からの障害情報を記憶する障害情報記憶手
段と、 前記データ処理装置の障害要因を分類分けするためのエ
ラー分類毎のマスクデータを保持するマスクデータ記憶
手段と、 前記障害情報記憶手段の内容と前記マスクデータ記憶手
段のエラー分類毎のマスクデータとの論理積を順次行い
、その結果により前記データ処理装置のエラー要因を分
類分けし、エラー分類毎の障害処理を行う障害処理手段
とを有している。
（作用）
障害処理装置でエラー要因の分類分けを行なうので、デ
ータ処理装置にそのための回路が不要となり、ＶＬＳＩ
の設計品種が減る。
ータ処理装置にそのための回路が不要となり、ＶＬＳＩ
の設計品種が減る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の障害処理装置の一実施例のブロック図
、第２図は第１図の実施例における障害処理の説明図、
第３図はその流れ図である。
、第２図は第１図の実施例における障害処理の説明図、
第３図はその流れ図である。
データ処理装置１は回路２Ｉ、２□、−，２ｍを含み、
回路２．．２２．−・・、２．はそれぞれエラー検出回
路３．。
回路２．．２２．−・・、２．はそれぞれエラー検出回
路３．。
３２、・−，３，と、そのエラー検出を表示するエラー
表示Ｆ／Ｆ ４ｒ、”ｈｓ” 、４−を含んでいる。デ
ータ処理装置１にはさらに、エラー表示Ｆ／Ｆ４．，４
□、−，４゜の出力を読出す障害情報読出し回路５と、
エラー表示Ｆ／Ｆ ４．．４□６＋１１１．４．、の出
力の論理和をとり、障害処理部Ｒ７に報告するオア回路
６が設けられている。
表示Ｆ／Ｆ ４ｒ、”ｈｓ” 、４−を含んでいる。デ
ータ処理装置１にはさらに、エラー表示Ｆ／Ｆ４．，４
□、−，４゜の出力を読出す障害情報読出し回路５と、
エラー表示Ｆ／Ｆ ４．．４□６＋１１１．４．、の出
力の論理和をとり、障害処理部Ｒ７に報告するオア回路
６が設けられている。
一方、障害処理装置７は、障害情報読出し回路５から読
出された障害情報を記憶する障害情報記憶部８と、デー
タ処理装置１のエラー要因を分類分けするためのエラー
分類毎のマスクデータを保持するマスクパターン記憶部
９．．９２．−．９．と、障害処理を行なう障害処理部
１０とからなっている。
出された障害情報を記憶する障害情報記憶部８と、デー
タ処理装置１のエラー要因を分類分けするためのエラー
分類毎のマスクデータを保持するマスクパターン記憶部
９．．９２．−．９．と、障害処理を行なう障害処理部
１０とからなっている。
障害情報記憶部８はビット０，１．−、ｎ単位に、障害
情報読出し回路５から読出された障害情報を記憶し、マ
スクパターン記憶部９．．９．、−・・、９１は各ビッ
ト０〜ｎに対応したマスクパターンと、障害情報記憶部
８の対応するアドレスを示すアドレス情報を有している
。
情報読出し回路５から読出された障害情報を記憶し、マ
スクパターン記憶部９．．９．、−・・、９１は各ビッ
ト０〜ｎに対応したマスクパターンと、障害情報記憶部
８の対応するアドレスを示すアドレス情報を有している
。
第２図で示すマスクパターン９Ｉはある１つの要因のた
めのマスクパターンである。マスクパターン９１の１エ
ントリはエラー表示ビット０〜ｎと対応し、該要因のエ
ラー表示ビットに対応するビットが１°で、無視するビ
ットが”０”とするマスクパターンを有する。障害処理
部１０は、オア回路６の出力が”１”であると、すなわ
ちエラー発生の報告を受けると、障害情報読出し回路５
を用いてエラー表示Ｆ／Ｆ４．〜４．の出力を読出し、
障害情報記憶部８へ格納した後、エラー要因を分類分け
し、エラー分類毎の障害処理を行なう。すなわち、内部
の比較回路で、障害情報記憶部８の障害情報とマスクパ
ターン記憶部９１＋９２＋・・・、９ のマスクパター
ンの対応するビットの論理積をとり、その結果の論理和
か行なわれる。したがって、マスクパターンのビットが
”１”に対応するエラー表示が１つでも”１”であれば
条件が成立する。全て０であれば条件不成立である。
めのマスクパターンである。マスクパターン９１の１エ
ントリはエラー表示ビット０〜ｎと対応し、該要因のエ
ラー表示ビットに対応するビットが１°で、無視するビ
ットが”０”とするマスクパターンを有する。障害処理
部１０は、オア回路６の出力が”１”であると、すなわ
ちエラー発生の報告を受けると、障害情報読出し回路５
を用いてエラー表示Ｆ／Ｆ４．〜４．の出力を読出し、
障害情報記憶部８へ格納した後、エラー要因を分類分け
し、エラー分類毎の障害処理を行なう。すなわち、内部
の比較回路で、障害情報記憶部８の障害情報とマスクパ
ターン記憶部９１＋９２＋・・・、９ のマスクパター
ンの対応するビットの論理積をとり、その結果の論理和
か行なわれる。したがって、マスクパターンのビットが
”１”に対応するエラー表示が１つでも”１”であれば
条件が成立する。全て０であれば条件不成立である。
このようにして、マスクパターンの各エントリが順次比
較され、！エントリでも条件が成立すれば本エラーの要
因が該マスクパターンの要因であったと判断する。全エ
ントリ共条件不成立であれば本エラーの要因が該マスク
パターンの要因でなかフたとし、次のマスクパターンの
比較処理を行う。
較され、！エントリでも条件が成立すれば本エラーの要
因が該マスクパターンの要因であったと判断する。全エ
ントリ共条件不成立であれば本エラーの要因が該マスク
パターンの要因でなかフたとし、次のマスクパターンの
比較処理を行う。
以上によりエラー要因が判別可能となる。
（発明の効果）
以上説明したように本発明は、障害処理装置に、障害要
因を分類分けするためのエラー分類毎のマスクデータを
保持し、エラー要因の分類分けを行なってエラー分類毎
の障害処理を行なうことにより、被障害処理装置である
データ処理装置にエラー分類回路を設ける必要がなく、
その結果ＶＬＳＩをその使われ方を意識せず作成できる
ためＶＬＳＩの設計品種が減り、したがって設計量が減
って設計ミスが減少するという効果がある。
因を分類分けするためのエラー分類毎のマスクデータを
保持し、エラー要因の分類分けを行なってエラー分類毎
の障害処理を行なうことにより、被障害処理装置である
データ処理装置にエラー分類回路を設ける必要がなく、
その結果ＶＬＳＩをその使われ方を意識せず作成できる
ためＶＬＳＩの設計品種が減り、したがって設計量が減
って設計ミスが減少するという効果がある。
第１図は本発明の障害処理装置の一実施例のブロック図
、第２図は第１図の実施例における障害処理の説明図、
第３図はその流れ図である。 １・・・・・・・・・・・・データ処理装置、２５．２
□ｅ＊＊、２．・・・回路、 ３１．３□、・−，３，・・・エラー検出回路、４、．
４．、−．４．・・・エラー表示Ｆ／Ｆ 。 ５・・・・・・・・・・・・障害情報読出し回路、６・
・・・・・・・・・・・オア回路、７・・・・・・・・
・・・・障害処理装置、８・・・・・・・・・・・・障
害情報記憶部、９１．９□、−，９１・・・マスクパタ
ーン記憶部、１０・・・・・・・・・・・・障害処理部
。
、第２図は第１図の実施例における障害処理の説明図、
第３図はその流れ図である。 １・・・・・・・・・・・・データ処理装置、２５．２
□ｅ＊＊、２．・・・回路、 ３１．３□、・−，３，・・・エラー検出回路、４、．
４．、−．４．・・・エラー表示Ｆ／Ｆ 。 ５・・・・・・・・・・・・障害情報読出し回路、６・
・・・・・・・・・・・オア回路、７・・・・・・・・
・・・・障害処理装置、８・・・・・・・・・・・・障
害情報記憶部、９１．９□、−，９１・・・マスクパタ
ーン記憶部、１０・・・・・・・・・・・・障害処理部
。
Claims (1)
- 【特許請求の範囲】 １、内部の回路毎に設けられたエラー検出手段と、各エ
ラー検出手段毎に設けられ、当該エラー検出手段で検出
されたエラーを表示するエラー表示手段と、各エラー表
示手段の出力の論理和をとり、エラー発生を報告するエ
ラー報告手段を有するデータ処理装置に接続された障害
処理装置であって、 エラー報告手段によりエラー発生の報告をうけると、エ
ラー表示手段の障害情報を記憶する障害情報記憶手段と
、 前記データ処理装置のエラー要因を分類分けするための
エラー分類毎のマスクデータを保持するマスクデータ記
憶手段と、 前記障害情報記憶手段の内容と前記マスクデータ記憶手
段のエラー分類毎のマスクデータとの論理積を順次行い
、その結果により前記データ処理装置のエラー要因を分
類分けし、エラー分類毎の障害処理を行う障害処理手段
とを有する障害処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031433A JP2504162B2 (ja) | 1989-02-09 | 1989-02-09 | 障害処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031433A JP2504162B2 (ja) | 1989-02-09 | 1989-02-09 | 障害処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208742A true JPH02208742A (ja) | 1990-08-20 |
| JP2504162B2 JP2504162B2 (ja) | 1996-06-05 |
Family
ID=12331103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031433A Expired - Fee Related JP2504162B2 (ja) | 1989-02-09 | 1989-02-09 | 障害処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504162B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8087837B2 (en) | 2007-03-29 | 2012-01-03 | Seiko Epson Corporation | Cassette unit and printing apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514643U (ja) * | 1978-07-12 | 1980-01-30 | ||
| JPS5530735A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Input/output control device |
| JPS57161920A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Deciding method for character type |
| JPS63155374A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | グラフイツクデイスプレイの属性制御装置 |
-
1989
- 1989-02-09 JP JP1031433A patent/JP2504162B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514643U (ja) * | 1978-07-12 | 1980-01-30 | ||
| JPS5530735A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Input/output control device |
| JPS57161920A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Deciding method for character type |
| JPS63155374A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | グラフイツクデイスプレイの属性制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504162B2 (ja) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4312066A (en) | Diagnostic/debug machine architecture | |
| US5758065A (en) | System and method of establishing error precedence in a computer system | |
| US10853493B2 (en) | Enhanced vector-based identification of circuit trojans | |
| US4761783A (en) | Apparatus and method for reporting occurrences of errors in signals stored in a data processor | |
| JPH02208742A (ja) | 障害処理装置 | |
| JPS5840772B2 (ja) | デ−タ比較一致表示方式 | |
| JP2878014B2 (ja) | Ｒａｍ試験方式 | |
| JPH03132829A (ja) | パリテイ検査システム | |
| US5418794A (en) | Error determination scan tree apparatus and method | |
| JP3173648B2 (ja) | 故障検出方式 | |
| JPH0331953A (ja) | 情報処理装置 | |
| JPH0448257B2 (ja) | ||
| JPH02207355A (ja) | メモリ読出し方式 | |
| CN115640236A (zh) | 一种脚本质量的检测方法及计算设备 | |
| JPH0793225A (ja) | メモリチェック方式 | |
| JPS6020247A (ja) | 障害検出装置 | |
| JPH0359740A (ja) | メモリ障害検出方式 | |
| JPH04370857A (ja) | エラー検出回路 | |
| JPH04192651A (ja) | 装置内監視装置 | |
| JPH02113648A (ja) | エラー情報格納装置 | |
| JPS592050B2 (ja) | 信号母線障害検出方式 | |
| JPS6123240A (ja) | デ−タ処理装置 | |
| JPH05165735A (ja) | パリティエラー発生メモリ素子の識別方式 | |
| JP2000196466A (ja) | 誤り訂正テスト装置 | |
| JPS62224833A (ja) | デ−タ形式の適否検査方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |