JPS592050B2 - 信号母線障害検出方式 - Google Patents
信号母線障害検出方式Info
- Publication number
- JPS592050B2 JPS592050B2 JP54086244A JP8624479A JPS592050B2 JP S592050 B2 JPS592050 B2 JP S592050B2 JP 54086244 A JP54086244 A JP 54086244A JP 8624479 A JP8624479 A JP 8624479A JP S592050 B2 JPS592050 B2 JP S592050B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- timer circuit
- bus
- signal bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータを使用した各種制御装
置の障害検出に関し、特にその装置が重要な機能を持つ
場合、例えば通信用制御装置等に使用され、その障害の
発生は通信サービスに重要な影響を与えるような重要な
機能を持つ制御装置に使用されたマイクロコンピュータ
制御回路の信号母線の障害検出方式に関するものである
。
置の障害検出に関し、特にその装置が重要な機能を持つ
場合、例えば通信用制御装置等に使用され、その障害の
発生は通信サービスに重要な影響を与えるような重要な
機能を持つ制御装置に使用されたマイクロコンピュータ
制御回路の信号母線の障害検出方式に関するものである
。
従来、この種の制御回路の信号母線（バス）の障害検出
方法は主としてパリテイチェック方式が用いられている
。また近年制御処理装置としてマイクロコンピュータが
登場しているが、これはパリテイチェックを行なう障害
検出回路を省略しているものが多い。このマイクロコン
ピュータに障害検出回路を付加することは１チップマイ
クロコンピュータ（１チップＣＰＵ）の場合は、集積回
路そのものの変更を必要とする。これは不可能であり、
１チップＣＰＵの外部に障害検出回路を付加することに
なる。かかる従来より用いられて来た検出方式の１例を
第１図にもとづき説明する。第１図において、ＣＰＵは
１チップマイクロコンピュータ、ＢＣＨＫはバスチェッ
ク回路、ＭＥＭＯはプログラムを格納するメモリである
。バスチェック回路Ｂ口■は周期的にＣＰＵに対しホー
ルド信号（ＨＯＬＤ）を発生する。このＣＰＵはＨＯＬ
Ｄを受けつけると、ホールドアクノリッジ信号（ＨＬＤ
Ａ）を返し、アドレス’ＭスＡ０〜１５を開放（フロテ
イング状態）にする。するとバスチェックパターンを発
生しバスの正常性を検査する。この様に従来の方法では
ＣＰＵを除いた外部バスの障害は検査されるが、ＣＰＵ
チップ内の障害は検査することができない。さらにバス
チェック回路ＢＣＨＫが周期的にＨＯＬＤ信号を発生し
て障害を検査していなければ障害は検出されないのでこ
の検査を必要とすることも考えられる。本発明め目的は
従来のＣＰＵ内部の障害の検出ができないなどの問題が
あり、本発明はこれらの欠点を解決し、しかもプログラ
ム矛盾の検査をもできる信号母線障害検出方式を提供す
ることにある。
方法は主としてパリテイチェック方式が用いられている
。また近年制御処理装置としてマイクロコンピュータが
登場しているが、これはパリテイチェックを行なう障害
検出回路を省略しているものが多い。このマイクロコン
ピュータに障害検出回路を付加することは１チップマイ
クロコンピュータ（１チップＣＰＵ）の場合は、集積回
路そのものの変更を必要とする。これは不可能であり、
１チップＣＰＵの外部に障害検出回路を付加することに
なる。かかる従来より用いられて来た検出方式の１例を
第１図にもとづき説明する。第１図において、ＣＰＵは
１チップマイクロコンピュータ、ＢＣＨＫはバスチェッ
ク回路、ＭＥＭＯはプログラムを格納するメモリである
。バスチェック回路Ｂ口■は周期的にＣＰＵに対しホー
ルド信号（ＨＯＬＤ）を発生する。このＣＰＵはＨＯＬ
Ｄを受けつけると、ホールドアクノリッジ信号（ＨＬＤ
Ａ）を返し、アドレス’ＭスＡ０〜１５を開放（フロテ
イング状態）にする。するとバスチェックパターンを発
生しバスの正常性を検査する。この様に従来の方法では
ＣＰＵを除いた外部バスの障害は検査されるが、ＣＰＵ
チップ内の障害は検査することができない。さらにバス
チェック回路ＢＣＨＫが周期的にＨＯＬＤ信号を発生し
て障害を検査していなければ障害は検出されないのでこ
の検査を必要とすることも考えられる。本発明め目的は
従来のＣＰＵ内部の障害の検出ができないなどの問題が
あり、本発明はこれらの欠点を解決し、しかもプログラ
ム矛盾の検査をもできる信号母線障害検出方式を提供す
ることにある。
本発明は中央処理装置からのアドレスバスに特定信号の
照合回路とタイマー回路、および照合結果の正常性確認
によりタイマー回路をりセツトする回路とを有し、プロ
グラムにより周期的にアドレスバス検査のための特定信
号が中央処理装置からアドレヌバスに送出され照合回路
がこの信号を照合し、タイマー回路をりセツトするもの
である。
照合回路とタイマー回路、および照合結果の正常性確認
によりタイマー回路をりセツトする回路とを有し、プロ
グラムにより周期的にアドレスバス検査のための特定信
号が中央処理装置からアドレヌバスに送出され照合回路
がこの信号を照合し、タイマー回路をりセツトするもの
である。
この照合が不一致になつたり特定信号が送出されなくな
るとタイマー回路がカウントアツプし、障害を検出する
方式である。次に、本発明の実施例について第２図〜第
４図を参照して説明する。
るとタイマー回路がカウントアツプし、障害を検出する
方式である。次に、本発明の実施例について第２図〜第
４図を参照して説明する。
第２図は本発明の第１の実施例のプロツク回路図である
。
。
図においてＣＰＵは１チツプマイクロコンピユータ、Ａ
ＢＯ−ＡＢｌ５は１６ビツトのアドレスバス、ＤＢＯ−
ＤＢ７は８ビツトのデータバス、ＭＥＭＯはプログラム
を格納するメモリである。
ＢＯ−ＡＢｌ５は１６ビツトのアドレスバス、ＤＢＯ−
ＤＢ７は８ビツトのデータバス、ＭＥＭＯはプログラム
を格納するメモリである。
またＣＨＫは検査回路であり、ＣＰＵのバスチエツクを
行なう本発明の主要な部分である。第３図は本発明によ
る検査回路ＣＨＫの内部回路を主として示し、ＣＰＵ，
ＣＫＨは第２図に示すものと同一である。
行なう本発明の主要な部分である。第３図は本発明によ
る検査回路ＣＨＫの内部回路を主として示し、ＣＰＵ，
ＣＫＨは第２図に示すものと同一である。
図において、ＧＴＯ，ＧＴ２はそれぞれ１６個の排他的
論理和ゲート回路、ＧＴｌ，ＧＴ３は１６入カナンドゲ
゛一ト回路、ＧＴ４はインバータ、ＧＴ５は２入カナン
ドゲ゛卜、Ｍ／Ｍはモノステーブルマルチバイブレータ
、ＴＭはタイマー回路、Ｒは抵抗器である。次にこの検
査回路の動作を第５図のタイムチヤートと併せ参照して
説明する。
論理和ゲート回路、ＧＴｌ，ＧＴ３は１６入カナンドゲ
゛一ト回路、ＧＴ４はインバータ、ＧＴ５は２入カナン
ドゲ゛卜、Ｍ／Ｍはモノステーブルマルチバイブレータ
、ＴＭはタイマー回路、Ｒは抵抗器である。次にこの検
査回路の動作を第５図のタイムチヤートと併せ参照して
説明する。
まず、ＣＰＵのプログラムが走行すると、タイマー回路
ＴＭ力幼ウントアツプを開始する。ＣＰＵがアドレスバ
ス（ＡＢＯ〜１５）に信号母線検査のための第１の信号
としてＡＢＯ−Ｈ，ＡＢｌ＝Ｌ，ＡＢ２−Ｈ，ＡＢ３Ｌ
・・・ＡＢ４−Ｈ，ＡＢｌ５＝Ｌ （Ｈは論理１、Ｌは
論理０）を送出すると、ＧＴＯの出力は１６ビツト共す
べてＨレベルとなりＧＴｌの出力ＡはＬレベルとなる。
するとＭ／ＭがトリカーされＭ／Ｍの出力リードＣはＨ
レベルになる。次にＣＰＵはアドレスバスに信号母線検
査のための第２の信号としてＡＢＯ＝Ｌ，ＡＢｌ＝Ｈ・
・・ＡＢ，４＝Ｌ，ＡＢ，５−Ｈの信号を送出する。す
ると、ＧＴ２の出力は１６ビツト共すべてＨレベルとな
りＧＴ３の出力はＬとなり、ＧＴ４の出力リードＢはＨ
レベルとなる。するとＧＴ５の入力は共にＨレベルとな
り、ＧＴ５の出力はＬレベルとなる。これがタイマー回
路ＴＭのりセツト端子ＲＳＴに入力されるとタイマー回
路はりセツトされることによりタイマー回路ＴＭの出力
リードＡＬＡＲＭはＬレベルを継続する。ここで、Ｍ／
Ｍの出力リードＣがＨレベルを継続する時間は少なくと
もＣＰＵがＨ，Ｌ，Ｈ，Ｌ・・・Ｈ，Ｌのパターンを送
出し、次いでＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈのパターンを
送出しＴＭのＲＳＴに入力されたタイマーがりセツトさ
れるまでの時間で良い。また、このタイマー回路ＴＭの
出力であるＡＬＡＲＭｌＪ−ドがＨレベルになるまでの
時間Ｔ（カウントアツプする時間）はＣＰＵがバス検査
パターンを出力する周期よりも長い時間にセツトしてお
けば良い。なお、ここでＨ，Ｌ，Ｈ，Ｌ・・・Ｈ，Ｌの
パターンとＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈの検査をする必
要性についてはアドレスバスのアース短絡の場合と電源
短絡の場合があり、Ｌ，Ｈの両方をチエツクする必要が
あることは言うまでもない。
ＴＭ力幼ウントアツプを開始する。ＣＰＵがアドレスバ
ス（ＡＢＯ〜１５）に信号母線検査のための第１の信号
としてＡＢＯ−Ｈ，ＡＢｌ＝Ｌ，ＡＢ２−Ｈ，ＡＢ３Ｌ
・・・ＡＢ４−Ｈ，ＡＢｌ５＝Ｌ （Ｈは論理１、Ｌは
論理０）を送出すると、ＧＴＯの出力は１６ビツト共す
べてＨレベルとなりＧＴｌの出力ＡはＬレベルとなる。
するとＭ／ＭがトリカーされＭ／Ｍの出力リードＣはＨ
レベルになる。次にＣＰＵはアドレスバスに信号母線検
査のための第２の信号としてＡＢＯ＝Ｌ，ＡＢｌ＝Ｈ・
・・ＡＢ，４＝Ｌ，ＡＢ，５−Ｈの信号を送出する。す
ると、ＧＴ２の出力は１６ビツト共すべてＨレベルとな
りＧＴ３の出力はＬとなり、ＧＴ４の出力リードＢはＨ
レベルとなる。するとＧＴ５の入力は共にＨレベルとな
り、ＧＴ５の出力はＬレベルとなる。これがタイマー回
路ＴＭのりセツト端子ＲＳＴに入力されるとタイマー回
路はりセツトされることによりタイマー回路ＴＭの出力
リードＡＬＡＲＭはＬレベルを継続する。ここで、Ｍ／
Ｍの出力リードＣがＨレベルを継続する時間は少なくと
もＣＰＵがＨ，Ｌ，Ｈ，Ｌ・・・Ｈ，Ｌのパターンを送
出し、次いでＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈのパターンを
送出しＴＭのＲＳＴに入力されたタイマーがりセツトさ
れるまでの時間で良い。また、このタイマー回路ＴＭの
出力であるＡＬＡＲＭｌＪ−ドがＨレベルになるまでの
時間Ｔ（カウントアツプする時間）はＣＰＵがバス検査
パターンを出力する周期よりも長い時間にセツトしてお
けば良い。なお、ここでＨ，Ｌ，Ｈ，Ｌ・・・Ｈ，Ｌの
パターンとＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈの検査をする必
要性についてはアドレスバスのアース短絡の場合と電源
短絡の場合があり、Ｌ，Ｈの両方をチエツクする必要が
あることは言うまでもない。
また、タイマー回路ＴＭの起動はＣＰＵのプログラムの
走行条件により（ＣＰＵのりセツト条件以外）常時起動
され、りセツト入力によりたえずりセツトされるためタ
イマー回路ＴＭはカウントアツプしない。次に本発明の
他の実施例について説明する。第４図は本発明の第２の
実施例であり、第一の実施例をより簡便にしたものであ
る。図において、ＧＴｌは８個の排他的論理和ゲート回
路、ＧＴ２は８入力ＮＡＮ｝デート回路、ＧＴ３〜ＧＴ
６はインバータ、ＧＴ７は２入力ＮＡＮＤゲート、ＧＴ
８，９は３入力ＮＡＮＤゲート、Ｍ／Ｍはモノステーブ
ルマルチバイブレータ、ＴＭはタイマー回路である。本
発明の第一の実施例に示した様にＣＰＵがＡＢＯ〜１５
にＨ，Ｌ，Ｈ，Ｌ・・・の信号を送出するとＧＴｌの出
力８ビツトがすべてＨレベルになる。すなわち、ＧＴｌ
の入力の片方がＡＢＯ−ＡＢ７までに接続されその入力
はＨ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌであるに対しＧＴｌ
の他の入力はＡＢ８〜ＡＢｌ５に接続されているが１ビ
ツトずらして接続されているため、Ｈ，Ｌ，Ｈ，Ｌ，Ｈ
，Ｌ，Ｈ，Ｌである。ゆえに各々の排他的論理和ゲート
の入力はＨ，Ｌとなりその出力はＨとなる。従つて、Ｇ
Ｔ２の入力がすべてＨレベルとなるためにＧＴ２の出力
はＬレベルになる。このＬレベル出力はＧＴ３によりイ
ンバートされるためＧＴ８の８入力のうち１リードはＨ
レベルになる。ＧＴ８の他の２入力はＡＢｌ４がＨ，Ａ
Ｂｌ５がＬレベルであるため共にＨレベルとなる。これ
により、ＧＴ８の出力はＬレベルになりＭ／Ｍがトリカ
ーされ、その出力ＱがＨレベルになる。次いで、ＡＢＯ
−ＡＢｌ５の出力がＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈになる
と、ＧＴ９の３入力はすべてＨレベルとなり、ＧＴ９の
出力はＬレベルとなる。ＧＴ６によりインバートされＧ
Ｔ７の入力の１リードはＨレベルとなる。さらにＧＴ７
の他の入力はＭ／Ｍ（７）Ｑ出力がＨレベルになつてい
るためその出力はＬレベルになり、ＴＭ回路の時限がり
セツトされ、その出力リードＡＬＡＲＭには信号が出力
されない。この様に第２の実施例ではゲートの数が第１
の実施例に比べ、大幅に減少させることができる。以上
説明した様に、本発明によればＣＰＵから周期的に特定
パターンを出力する様にプログラムすることによりプロ
グラムミス等による特定パターンの不出力およびアドレ
スバス回路の障害が共に検出されるという効果がある。
走行条件により（ＣＰＵのりセツト条件以外）常時起動
され、りセツト入力によりたえずりセツトされるためタ
イマー回路ＴＭはカウントアツプしない。次に本発明の
他の実施例について説明する。第４図は本発明の第２の
実施例であり、第一の実施例をより簡便にしたものであ
る。図において、ＧＴｌは８個の排他的論理和ゲート回
路、ＧＴ２は８入力ＮＡＮ｝デート回路、ＧＴ３〜ＧＴ
６はインバータ、ＧＴ７は２入力ＮＡＮＤゲート、ＧＴ
８，９は３入力ＮＡＮＤゲート、Ｍ／Ｍはモノステーブ
ルマルチバイブレータ、ＴＭはタイマー回路である。本
発明の第一の実施例に示した様にＣＰＵがＡＢＯ〜１５
にＨ，Ｌ，Ｈ，Ｌ・・・の信号を送出するとＧＴｌの出
力８ビツトがすべてＨレベルになる。すなわち、ＧＴｌ
の入力の片方がＡＢＯ−ＡＢ７までに接続されその入力
はＨ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌであるに対しＧＴｌ
の他の入力はＡＢ８〜ＡＢｌ５に接続されているが１ビ
ツトずらして接続されているため、Ｈ，Ｌ，Ｈ，Ｌ，Ｈ
，Ｌ，Ｈ，Ｌである。ゆえに各々の排他的論理和ゲート
の入力はＨ，Ｌとなりその出力はＨとなる。従つて、Ｇ
Ｔ２の入力がすべてＨレベルとなるためにＧＴ２の出力
はＬレベルになる。このＬレベル出力はＧＴ３によりイ
ンバートされるためＧＴ８の８入力のうち１リードはＨ
レベルになる。ＧＴ８の他の２入力はＡＢｌ４がＨ，Ａ
Ｂｌ５がＬレベルであるため共にＨレベルとなる。これ
により、ＧＴ８の出力はＬレベルになりＭ／Ｍがトリカ
ーされ、その出力ＱがＨレベルになる。次いで、ＡＢＯ
−ＡＢｌ５の出力がＬ，Ｈ，Ｌ，Ｈ・・・Ｌ，Ｈになる
と、ＧＴ９の３入力はすべてＨレベルとなり、ＧＴ９の
出力はＬレベルとなる。ＧＴ６によりインバートされＧ
Ｔ７の入力の１リードはＨレベルとなる。さらにＧＴ７
の他の入力はＭ／Ｍ（７）Ｑ出力がＨレベルになつてい
るためその出力はＬレベルになり、ＴＭ回路の時限がり
セツトされ、その出力リードＡＬＡＲＭには信号が出力
されない。この様に第２の実施例ではゲートの数が第１
の実施例に比べ、大幅に減少させることができる。以上
説明した様に、本発明によればＣＰＵから周期的に特定
パターンを出力する様にプログラムすることによりプロ
グラムミス等による特定パターンの不出力およびアドレ
スバス回路の障害が共に検出されるという効果がある。
第１図は従来の中央処理装置にホールド動作をさせてア
ドレスバスの障害を検出する方式のプロツク図、第２図
は本発明によるアドレスバスチエツタ方式のプロツク図
、第３図は本発明によるチエツク回路の一実施例を示す
図、第４図は本発明の他のチエツク回路の実施例を示す
図、第５図は本発明のアドレスバスチエツタ方式におけ
る動作の一実施例を示すタイムチヤートである。 ＣＰＵ・・・・・・中央処理装置、ＣＨＫ・・・・・・
チエツク回路、ＭＥＭＯ・・・・・・プログラム格納メ
モ１八ＡＢ・・・・・・アドレスバス、ＤＢ・・・・・
・データバス。
ドレスバスの障害を検出する方式のプロツク図、第２図
は本発明によるアドレスバスチエツタ方式のプロツク図
、第３図は本発明によるチエツク回路の一実施例を示す
図、第４図は本発明の他のチエツク回路の実施例を示す
図、第５図は本発明のアドレスバスチエツタ方式におけ
る動作の一実施例を示すタイムチヤートである。 ＣＰＵ・・・・・・中央処理装置、ＣＨＫ・・・・・・
チエツク回路、ＭＥＭＯ・・・・・・プログラム格納メ
モ１八ＡＢ・・・・・・アドレスバス、ＤＢ・・・・・
・データバス。
Claims (1)
- １ 中央処理装置からの信号母線に該母線の障害を検出
する検査回路を接続する信号母線障害検出方式において
、検査回路に第１の時限回路と第２の時限回路とを接続
し中央処理装置からの信号母線検査のための第１の信号
により信号母線を検査するとともに第１の時限回路を起
動し、該第１の時限回路の時限中に中央処理装置から信
号母線検査のための前記第１の信号に引きつづき第２の
信号を出力し、該第２の信号を検査ののち前記第１の時
限回路の出力と共同して第２の時限回路を制御して第２
の時限回路の時限完了を防止して信号母線検査信号の無
出力および信号母線の障害を検出することを特徴とする
信号母線障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54086244A JPS592050B2 (ja) | 1979-07-06 | 1979-07-06 | 信号母線障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54086244A JPS592050B2 (ja) | 1979-07-06 | 1979-07-06 | 信号母線障害検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610759A JPS5610759A (en) | 1981-02-03 |
| JPS592050B2 true JPS592050B2 (ja) | 1984-01-17 |
Family
ID=13881392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54086244A Expired JPS592050B2 (ja) | 1979-07-06 | 1979-07-06 | 信号母線障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592050B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1764700A4 (en) * | 2004-06-22 | 2009-08-26 | Mitsubishi Electric Corp | SYSTEM FOR AN ELECTRONIC LIFT SAFETY DEVICE |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105037A (ja) * | 1974-01-23 | 1975-08-19 | ||
| JPS5324255A (en) * | 1976-08-18 | 1978-03-06 | Matsushita Electric Ind Co Ltd | Waveform shaping circuit |
-
1979
- 1979-07-06 JP JP54086244A patent/JPS592050B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105037A (ja) * | 1974-01-23 | 1975-08-19 | ||
| JPS5324255A (en) * | 1976-08-18 | 1978-03-06 | Matsushita Electric Ind Co Ltd | Waveform shaping circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610759A (en) | 1981-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4488259A (en) | On chip monitor | |
| JPH052654A (ja) | マイクロコンピユータの故障検知方法および回路 | |
| JPH0481932A (ja) | 割込みコントローラ | |
| US4308580A (en) | Data multiprocessing system having protection against lockout of shared data | |
| JPS592050B2 (ja) | 信号母線障害検出方式 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| JPS5914197A (ja) | マルチプロセツサシステム | |
| JPH03132829A (ja) | パリテイ検査システム | |
| JP2014159982A (ja) | 半導体装置およびその診断方法 | |
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPS592585Y2 (ja) | デ−タ処理装置 | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JP2605781B2 (ja) | パリティ回路の自動診断装置 | |
| JPH02178862A (ja) | 情報処理装置 | |
| JPS59211123A (ja) | 半導体集積回路 | |
| JPH0333939A (ja) | マイクロプロセッサ | |
| JPS63174141A (ja) | 情報処理装置の試験診断方式 | |
| JPH0331953A (ja) | 情報処理装置 | |
| JPH02297650A (ja) | 受信装置 | |
| JPH02271432A (ja) | マイクロコード試験方法及びその装置 | |
| JPS63184139A (ja) | パリテイ回路の自動診断方式 | |
| JPS59194247A (ja) | 計算機構造体の異常検出方法 | |
| JPS6122821B2 (ja) | ||
| JPS5840771B2 (ja) | 記憶素子の診断方式 | |
| JPH0471218B2 (ja) |