JP4618650B2 - エレベータ電子安全装置用システム - Google Patents
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Description
【技術分野】
【０００１】
この発明は、メモリデータの異常チェックのみならず、メモリへの書き込み時および読み出し時に使用するアドレスバスおよびデータバスの周期的な異常チェックを行うことにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムに関する。
【背景技術】
【０００２】
従来のエレベータ電子安全装置用システム（特に、メモリシステムのチェック方法）としては、ＥＣＣなどの誤り訂正符号によるチェックや、２ブロックメモリ（主メモリおよび副メモリ）の比較チェックを行うものが提案されている（たとえば、特開平８−１６４８３号公報参照）。
【発明が解決しようとする課題】
【０００３】
従来のエレベータ電子安全装置用システムによれば、メモリシステムのチェックにおいて、メモリデータの異常チェックのみが行われており、メモリ書き込み時および読み出し時に使用されるアドレスバスおよびデータバスに対して、ＣＰＵからの信号が正しく入出力されているかについては、全くチェックが行われていないので、異常チェックの信頼性が低いという課題があった。
特に、エレベータ電子安全装置のように、非常に高い異常チェックの信頼性が要求される場合には、異常チェックの信頼性が低いことは重大な問題となる。
また、この種のシステムにおける付加回路は、組み込み回路で構成される場合がほとんどであり、付加回路は極力小さく構成することが要求されており、容易に対策を施すことができなかった。
【０００４】
この発明は、上記のような課題を解決するためになされたもので、エレベータ電子安全装置システムに使用されるメモリシステム（アドレスバス、データバス、主メモリおよび副メモリ）において、従来システムと同様のメモリデータ異常チェックに加えて、アドレスバスおよびデータバスの異常チェックを追加実行することにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムを得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係るエレベータ電子安全装置用システムは、従来のメモリデータ異常チェックに加え、アドレスバスおよびデータバスのチェックを、ハードウエア回路およびソフトウエア処理により、周期的にチェックを行う。
すなわち、アドレスバスおよびデータバスのうち、メモリシステム（バス、主メモリおよび副メモリ）に使用される全ビット信号の各々について、「０」、「１」の両方の場合を確認可能なチェック用の指定アドレスおよび指定データを、ＣＰＵから周期的に入出力（アドレスについては出力のみ）させる。
ここで、指定アドレスは、たとえば８ビットの場合、「ＦＦ」および「００」で表される。同様に、指定データは、８ビットの場合、「ＡＡ」および「５５」、または、「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」および「８０」といった組の値で表される。
また、アドレスバスについては、出力される複数の指定アドレスを、アドレスバスに設置された指定アドレス検出回路に検出させ、全ての指定アドレスを検出することができず、非検出の指定アドレスが１つでも存在すれば、アドレスバスに異常有りと判定する。
さらに、データバスについては、複数の指定データを、メモリに一旦書き込んだ後、これを読み出して比較し、全ての指定データが一致せず、不一致の指定データが１つでも存在すれば、データバスに異常有りと判定する。
【発明を実施するための最良の形態】
【０００６】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１に係るエレベータ電子安全装置用システムの概略構成を示している。
図１において、エレベータ電子安全装置用システムは、メモリデータの異常をチェックするメモリデータ異常チェック回路１と、ＣＰＵ２と、アドレスバスの異常をチェックする指定アドレス検出回路３と、を備えている。
【０００７】
メモリデータ異常チェック回路１は、同一アドレス空間に重ねて割り付けられた並列構成の主メモリ１ａおよび副メモリ１ｂ（ＲＡＭ）と、副メモリ１ｂの出力データの衝突を回避するためのデータバッファ１ｃと、主メモリ１ａおよび副メモリ１ｂの各データを比較してデータ異常をチェックするデータ比較回路１ｄと、を備えている。
また、ここでは図示を省略するが、メモリデータ異常チェック回路１は、従来システムと同様に、誤り訂正符号チェック回路も備えている。
【０００８】
ＣＰＵ２は、データ異常チェック時に指定アドレスを出力するための指定アドレス出力ソフトウエア２ａと、データバス異常チェック時に実行されるデータバス異常チェックソフトウエア２ｂと、プログラム格納用のＲＯＭ（図示せず）とを備えている。
メモリデータ異常チェック回路１において、主メモリ１ａおよび副メモリ１ｂは、それぞれ、アドレスバスＢＡおよびデータバスＢＤを介してＣＰＵ２に接続され、エレベータ電子安全装置用のデータがＣＰＵ２から書き込まれるとともに、ＣＰＵ２に読み出されるようになっている。
【０００９】
データバスＢＤは、メモリデータ異常チェック回路１内で主メモリデータバスＢＤ１および副メモリデータバスＢＤ２に分岐されており、主メモリ１ａおよび副メモリ１ｂは、それぞれ、主メモリデータバスＢＤ１および副メモリデータバスＢＤ２を介して、データ比較回路１ｄに接続されている。
副メモリデータバスＢＤ２には、データバッファ１ｃが介在されている。
【００１０】
データ比較回路１ｄは、メモリデータの異常チェック時に、主メモリデータバスＢＤ１および副メモリデータバスＢＤ２を介して入力される各メモリデータを比較し、メモリデータに異常有りと判定した場合にはデータ異常信号ＥＤを出力する。
指定アドレス検出回路３は、アドレスバスＢＡを介してＣＰＵ２に接続されており、アドレスバスＢＡの異常チェック時に指定アドレスを検出し、アドレスバスＢＡに異常有りと判定した場合にはアドレスバス異常信号ＥＢＡを出力する。
【００１１】
ＣＰＵ２内の指定アドレス出力ソフトウエア２ａは、アドレスバスＢＡの異常チェック時に動作し、後述するように、指定アドレス検出回路３に対して周期的に指定アドレスを出力する。
ＣＰＵ２内のデータバス異常チェックソフトウエア２ｂは、データバスＢＤの異常チェック時に動作し、データバスＢＤに異常有りと判定した場合にはデータバス異常信号ＥＢＤを出力する。
【００１２】
図２は図１内のデータ異常チェック用のデータ比較回路１ｄを具体的に示しており、複数の排他的オアゲート２１と、アンドゲート２２と、メモリリード信号ＲＤを用いたＤ型ラッチ回路２３とにより構成した場合を示している。
図２において、データ比較回路１ｄは、並設された排他的オアゲート２１と、排他的オアゲート２１の各出力信号の論理積をとるアンドゲート２２と、アンドゲート２２の出力信号をＤ端子入力としてＨ（論理「１」）レベル信号をデータ異常信号ＥＤとして出力するＤ型ラッチ回路２３と、を備えている。
【００１３】
各排他的オアゲート２１は、主メモリデータバスＢＤ１からのデータを各一方の入力信号とし、副メモリデータバスＢＤ２からのデータを各一方の入力信号とし、両者が一致する場合に、それぞれＬ（論理「０」）レベル信号を出力し、両者が不一致の場合に、それぞれＨ（論理「１」）レベル信号を出力する。
【００１４】
アンドゲート２２は、各排他的オアゲート２１からの出力信号の反転信号を取り込み、各入力信号が全てＨレベル（すなわち、排他的オアゲート２１の各出力信号が全てＬレベル）の場合に、Ｈ（論理「１」）レベル信号を出力する。
Ｄ型ラッチ回路２３は、メモリリード信号ＲＤに応答して動作するとともに、Ｄ端子入力（アンドゲート２２の出力信号）に応答して出力信号（データ異常信号ＥＤ）のレベルを変更し、リセット信号ＲＳＴに応答して初期状態にリセットされる。
【００１５】
図３は図１内のアドレスバス異常チェック用の指定アドレス検出回路３を具体的に示している。
図３において、指定アドレス検出回路３は、Ｈレベル信号を一方の入力信号とする複数の排他的オアゲート３１と、Ｌレベル信号を一方の入力信号とする複数の排他的オアゲート３２と、排他的オアゲート３１の各出力信号およびアドレスストローブ信号ＳＴＲの論理積をとるナンドゲート３３と、排他的オアゲート３２の各出力信号およびアドレスストローブ信号ＳＴＲの論理積をとるナンドゲート３４と、ナンドゲート３３の出力信号をセット端子の入力信号とするＤ型ラッチ回路３５と、ナンドゲート３４の出力信号をセット端子の入力信号とするＤ型ラッチ回路３６と、Ｄ型ラッチ回路３５、３６の各出力信号の論理積をとるアンドゲート３７と、指定アドレス検出回路３のリセット信号ＲＳＴ１に応答して動作するＤ型ラッチ回路３８と、指定アドレス検出回路３のマスク信号ＭＳＫに応答して動作するＤ型ラッチ回路３９と、アンドゲート３７の出力信号とＤ型ラッチ回路３９の出力信号との論理和をとるオアゲート４０と、を備えている。
【００１６】
並設された排他的オアゲート３１、３２の各他方の入力端子には、それぞれ、アドレスバスＢＡを介した指定アドレスが入力されている。
各排他的オアゲート３１は、アドレスバスＢＡから入力される指定アドレスがＨレベル信号の場合には、それぞれＬレベル信号を出力し、指定アドレスがＬレベル信号の場合には、それぞれＨレベル信号を出力する。
逆に、各排他的オアゲート３２は、アドレスバスＢＡから入力される指定アドレスがＨレベル信号の場合には、それぞれＨレベル信号を出力し、指定アドレスがＬレベル信号の場合には、それぞれＬレベル信号を出力する。
【００１７】
各排他的オアゲート３１の出力信号は、アドレスストローブ信号ＳＴＲとともに、レベル反転されてナンドゲート３３に入力される。
同様に、各排他的オアゲート３２の出力信号は、アドレスストローブ信号ＳＴＲとともに、レベル反転されてナンドゲート３４に入力される。
したがって、アドレスバスＢＡが健全であれば、ナンドゲート３３、３４は、アドレスストローブ信号ＳＴＲに同期して、アドレスバスＢＡを介して周期的に入力される指定アドレス（「ＦＦＦＦ」、「００００」）により、一定周期ごとに且つ相補的にＨレベル信号を出力することになる。
【００１８】
Ｄ型ラッチ回路３８は、Ｄ入力端子にＬレベル信号が印加され、第１のリセット信号ＲＳＴ１により動作する。Ｄ型ラッチ回路３８の出力信号は、Ｄ型ラッチ回路３３、３６の各リセット端子に印加されている。
Ｄ型ラッチ回路３９は、Ｄ入力端子にデータバスＢＤの０ビット信号（マスクＯＮ時に「０」、マスクＯＦＦ時に「１」となる）ＢＴＯが印加されるとともに、マスク信号ＭＳＫにより動作する。
各Ｄ型ラッチ回路３８、３９は、第２のリセット信号ＲＳＴ２により、それぞれリセットされる。
【００１９】
オアゲート４０は、アンドゲート３７の出力信号またはＤ型ラッチ回路３９の出力信号がＨレベルを示す場合に、アドレスバス異常信号ＥＢＡを出力する。
上記のように構成されたエレベータ電子安全装置用システムにおいては、メモリデータ異常チェック回路１によるデータ異常チェックのみならず、指定アドレス出力ソフトウエア２ａおよび指定アドレス検出回路３によるアドレスバスＢＡの異常チェックと、データバス異常チェックソフトウエア２ｂによるデータバスＢＤの異常チェックとが実行される。
【００２０】
次に、図１〜図５を参照しながら、この発明の実施の形態１による上記３通りの異常チェック動作について、さらに具体的に説明する。
図４はＣＰＵ２内の指定アドレス出力ソフトウエア２ａと指定アドレス検出回路３とによる処理動作を示すフローチャートであり、アドレスバスＢＡの異常チェック時に指定アドレス検出回路３に指定アドレスを出力するときの動作手順を示している。
図５はＣＰＵ２内のデータバス異常チェックソフトウエア２ｂの処理動作を示すフローチャートである。
【００２１】
まず、図１および図２を参照しながら、メモリデータ異常チェック回路１によるデータ異常チェック動作について説明する。
メモリデータ異常チェック回路１において、主メモリ１ａおよび副メモリ１ｂには、同一のアドレス空間が重ねて割付けられており、ＣＰＵ２が主メモリ１ａおよび副メモリ１ｂにデータを書き込んだ場合には、主メモリ１ａおよび副メモリ１ｂの同じアドレスに同じデータがそれぞれ書込まれる。
【００２２】
一方、ＣＰＵ２が主メモリ１ａおよび副メモリ１ｂからデータを読み出した場合には、主メモリ１ａのデータは、主メモリデータバスＢＤ１上に読み出され、データバスＢＤを介してＣＰＵ２に渡されるが、副メモリ１ｂのデータは、副メモリデータバスＢＤ２上に読み出されるものの、データバッファ１ｃにブロックされるので、データバスＢＤに送出されない。
したがって、主メモリ１ａおよび副メモリ１ｂからの２つのメモリ出力が衝突することはなく、主メモリ１ａのデータのみがＣＰＵ２に渡され、正常に書き込みと読み出しとが実行される。
【００２３】
この動作と同時に、主メモリデータバスＢＤ１上に読み出された主メモリデータ、および、副メモリデータバスＢＤ２上に読み出された副メモリデータは、データ比較回路１ｄに入力されて両者のデータ比較が行われる。
データ比較回路１ｄは、データ異常をチェックし、異常（データの不一致）が検出されれば、データ異常信号ＥＤを出力する。
【００２４】
次に、図１、図３および図４を参照しながら、ＣＰＵ２内の指定アドレス出力ソフトウエア２ａと指定アドレス検出回路３とによるアドレスバスＢＡの異常チェック動作について説明する。
ＣＰＵ２は、アドレスバスＢＡのうち、メモリシステムに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定アドレス（たとえば、８ビットの場合、「ＦＦ」と「００」）を用い、指定アドレス出力ソフトウエア２ａを実行することにより、図４の処理（ステップＳ１〜Ｓ４）を周期的に繰り返し実行する。
【００２５】
また、これと同時に、アドレスバスＢＡ上に設置された指定アドレス検出回路３に指定アドレスを検出させる。
指定アドレス検出回路３は、全ての指定アドレスを検出することができない場合に、アドレスバスＢＡに異常有りと判定し、アドレスバス異常信号ＥＢＡを出力する。
【００２６】
図４において、まず、ＣＰＵ２は、指定アドレス検出回路３のマスクをＯＮして（ステップＳ１）、指定アドレス検出回路３内のＤ型ラッチ回路３９を動作させるとともに、０ビット信号ＢＴＯ（＝０）をＤ入力端子に印加する。
続いて、第１のリセット信号ＲＳＴ１により指定アドレス検出回路３をリセットし（ステップＳ２）、Ｄ型ラッチ回路３８を動作させる。
【００２７】
次に、アドレスが全て「１」となる最大値のアドレス「ＦＦＦＦ」（または、アドレスが全て「０」となる最小値のアドレス「００００」）を読む（ステップＳ３）。
最後に、指定アドレス検出回路３のマスクをＯＦＦにして（ステップＳ４）、Ｄ型ラッチ回路３９のＤ入力端子に０ビット信号ＢＴＯ（＝１）を印加し、Ｄ型ラッチ回路３９の動作状態を反転させて、図４の処理ルーチンを抜け出る。
【００２８】
次に、図１および図５を参照しながら、ＣＰＵ２内のデータバス異常チェックソフトウエア２ｂによるデータバスＢＤの異常チェック動作について説明する。
ＣＰＵ２は、データバスＢＤのうち、メモリシステムに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定データ（たとえば、８ビットの場合、「ＡＡ」および「５５」、または、「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」および「８０」などの組の値）を用い、図５の処理（ステップＳ１１〜Ｓ１７）によるリードライトチェック動作を周期的に繰り返し実行する。
【００２９】
ＣＰＵ２は、データバス異常チェックソフトウエア２ｂによる判定処理において、全ての指定データが一致しなければ、データバスＢＤに異常有りと判定し、データバス異常信号ＥＢＤを出力する。
図５において、ＣＰＵ２は、まず、指定データを特定する変数Ｎを「１」に初期設定し（ステップＳ１１）、Ｎ（＝１）番目の指定データ（＝「０１」）をＲＡＭ（主メモリ１ａおよび副メモリ１ｂ）内のテストアドレスに書き込む（ステップＳ１２）。
続いて、ステップＳ１２で書き込んだ指定データをテストアドレスから読み出し（ステップＳ１３）、書き込み前の指定データと一致するか否かを判定する（ステップＳ１４）。
【００３０】
ステップＳ１４において、読み出し後の指定データが書き込み前の指定データと一致しない（すなわち、ＮＯ）と判定されれば、ＣＰＵ２は、データバスＢＤに異常有りと見なし、データバス異常信号ＥＢＤを出力して（ステップＳ１５）、異常終了する。
一方、ステップＳ１４において、読み出し後の指定データが書き込み前の指定データと一致する（すなわち、ＹＥＳ）と判定されれば、変数Ｎをインクリメントして（ステップＳ１６）、変数Ｎが「８」以下であるか否かを判定する（ステップＳ１７）。
【００３１】
ステップＳ１７において、Ｎ≦８（すなわち、ＹＥＳ）と判定されれば、指定データの書き込み処理（ステップＳ１２）に戻り、上記処理ステップＳ１３〜Ｓ１６を繰り返し実行する。
すなわち、２番目の指定データ（＝「０２」）、３番目の指定データ（＝「０２」）、・・・、８番目の指定データ（＝「８０」）が、順次ＲＡＭ内のテストアドレスに書き込まれ（ステップＳ１２）、それぞれの読み出し後に（ステップＳ１３）、一致または不一致が判定される（ステップＳ１４）。
【００３２】
一方、ステップＳ１７において、Ｎ＞９（すなわち、ＮＯ）と判定されれば、全ての指定データ（Ｎ＝１〜８）についてデータバス異常チェックが実行され、且つ全ての指定データが書き込み前後で一致したものと見なし、ＣＰＵ２は、図５の処理ルーチンを正常終了する。
【００３３】
このように、従来システムと同様のメモリデータ異常チェック回路１による処理に加えて、メモリ書き込み時および読み出し時に使用するアドレスバスＢＡおよびデータバスＢＤの周期的な異常チェック処理を実行することにより、異常チェックの信頼性を向上させることができる。
特に、上記異常チェックは、エレベータ電子安全装置におけるメモリシステムの健全性をチェックする際に有効である。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るエレベータ電子安全装置用システムを概略的に示すブロック構成図である。
【図２】図１内のデータ異常チェック用のデータ比較回路の具体例を示す回路構成図である。
【図３】図１内のアドレスバス異常チェック用の指定アドレス検出回路の具体例を示す回路構成図である。
【図４】この発明の実施の形態１に係る指定アドレス検出回路に対してアドレス出力を行う指定アドレス出力ソフトウエアを示すフローチャートである。
【図５】この発明の実施の形態１に係るデータバス異常チェック用のソフトウエアを示すフローチャートである。
【０００１】
この発明は、メモリデータの異常チェックのみならず、メモリへの書き込み時および読み出し時に使用するアドレスバスおよびデータバスの周期的な異常チェックを行うことにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムに関する。
【背景技術】
【０００２】
従来のエレベータ電子安全装置用システム（特に、メモリシステムのチェック方法）としては、ＥＣＣなどの誤り訂正符号によるチェックや、２ブロックメモリ（主メモリおよび副メモリ）の比較チェックを行うものが提案されている（たとえば、特開平８−１６４８３号公報参照）。
【発明が解決しようとする課題】
【０００３】
従来のエレベータ電子安全装置用システムによれば、メモリシステムのチェックにおいて、メモリデータの異常チェックのみが行われており、メモリ書き込み時および読み出し時に使用されるアドレスバスおよびデータバスに対して、ＣＰＵからの信号が正しく入出力されているかについては、全くチェックが行われていないので、異常チェックの信頼性が低いという課題があった。
特に、エレベータ電子安全装置のように、非常に高い異常チェックの信頼性が要求される場合には、異常チェックの信頼性が低いことは重大な問題となる。
また、この種のシステムにおける付加回路は、組み込み回路で構成される場合がほとんどであり、付加回路は極力小さく構成することが要求されており、容易に対策を施すことができなかった。
【０００４】
この発明は、上記のような課題を解決するためになされたもので、エレベータ電子安全装置システムに使用されるメモリシステム（アドレスバス、データバス、主メモリおよび副メモリ）において、従来システムと同様のメモリデータ異常チェックに加えて、アドレスバスおよびデータバスの異常チェックを追加実行することにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムを得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係るエレベータ電子安全装置用システムは、従来のメモリデータ異常チェックに加え、アドレスバスおよびデータバスのチェックを、ハードウエア回路およびソフトウエア処理により、周期的にチェックを行う。
すなわち、アドレスバスおよびデータバスのうち、メモリシステム（バス、主メモリおよび副メモリ）に使用される全ビット信号の各々について、「０」、「１」の両方の場合を確認可能なチェック用の指定アドレスおよび指定データを、ＣＰＵから周期的に入出力（アドレスについては出力のみ）させる。
ここで、指定アドレスは、たとえば８ビットの場合、「ＦＦ」および「００」で表される。同様に、指定データは、８ビットの場合、「ＡＡ」および「５５」、または、「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」および「８０」といった組の値で表される。
また、アドレスバスについては、出力される複数の指定アドレスを、アドレスバスに設置された指定アドレス検出回路に検出させ、全ての指定アドレスを検出することができず、非検出の指定アドレスが１つでも存在すれば、アドレスバスに異常有りと判定する。
さらに、データバスについては、複数の指定データを、メモリに一旦書き込んだ後、これを読み出して比較し、全ての指定データが一致せず、不一致の指定データが１つでも存在すれば、データバスに異常有りと判定する。
【発明を実施するための最良の形態】
【０００６】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１に係るエレベータ電子安全装置用システムの概略構成を示している。
図１において、エレベータ電子安全装置用システムは、メモリデータの異常をチェックするメモリデータ異常チェック回路１と、ＣＰＵ２と、アドレスバスの異常をチェックする指定アドレス検出回路３と、を備えている。
【０００７】
メモリデータ異常チェック回路１は、同一アドレス空間に重ねて割り付けられた並列構成の主メモリ１ａおよび副メモリ１ｂ（ＲＡＭ）と、副メモリ１ｂの出力データの衝突を回避するためのデータバッファ１ｃと、主メモリ１ａおよび副メモリ１ｂの各データを比較してデータ異常をチェックするデータ比較回路１ｄと、を備えている。
また、ここでは図示を省略するが、メモリデータ異常チェック回路１は、従来システムと同様に、誤り訂正符号チェック回路も備えている。
【０００８】
ＣＰＵ２は、データ異常チェック時に指定アドレスを出力するための指定アドレス出力ソフトウエア２ａと、データバス異常チェック時に実行されるデータバス異常チェックソフトウエア２ｂと、プログラム格納用のＲＯＭ（図示せず）とを備えている。
メモリデータ異常チェック回路１において、主メモリ１ａおよび副メモリ１ｂは、それぞれ、アドレスバスＢＡおよびデータバスＢＤを介してＣＰＵ２に接続され、エレベータ電子安全装置用のデータがＣＰＵ２から書き込まれるとともに、ＣＰＵ２に読み出されるようになっている。
【０００９】
データバスＢＤは、メモリデータ異常チェック回路１内で主メモリデータバスＢＤ１および副メモリデータバスＢＤ２に分岐されており、主メモリ１ａおよび副メモリ１ｂは、それぞれ、主メモリデータバスＢＤ１および副メモリデータバスＢＤ２を介して、データ比較回路１ｄに接続されている。
副メモリデータバスＢＤ２には、データバッファ１ｃが介在されている。
【００１０】
データ比較回路１ｄは、メモリデータの異常チェック時に、主メモリデータバスＢＤ１および副メモリデータバスＢＤ２を介して入力される各メモリデータを比較し、メモリデータに異常有りと判定した場合にはデータ異常信号ＥＤを出力する。
指定アドレス検出回路３は、アドレスバスＢＡを介してＣＰＵ２に接続されており、アドレスバスＢＡの異常チェック時に指定アドレスを検出し、アドレスバスＢＡに異常有りと判定した場合にはアドレスバス異常信号ＥＢＡを出力する。
【００１１】
ＣＰＵ２内の指定アドレス出力ソフトウエア２ａは、アドレスバスＢＡの異常チェック時に動作し、後述するように、指定アドレス検出回路３に対して周期的に指定アドレスを出力する。
ＣＰＵ２内のデータバス異常チェックソフトウエア２ｂは、データバスＢＤの異常チェック時に動作し、データバスＢＤに異常有りと判定した場合にはデータバス異常信号ＥＢＤを出力する。
【００１２】
図２は図１内のデータ異常チェック用のデータ比較回路１ｄを具体的に示しており、複数の排他的オアゲート２１と、アンドゲート２２と、メモリリード信号ＲＤを用いたＤ型ラッチ回路２３とにより構成した場合を示している。
図２において、データ比較回路１ｄは、並設された排他的オアゲート２１と、排他的オアゲート２１の各出力信号の論理積をとるアンドゲート２２と、アンドゲート２２の出力信号をＤ端子入力としてＨ（論理「１」）レベル信号をデータ異常信号ＥＤとして出力するＤ型ラッチ回路２３と、を備えている。
【００１３】
各排他的オアゲート２１は、主メモリデータバスＢＤ１からのデータを各一方の入力信号とし、副メモリデータバスＢＤ２からのデータを各一方の入力信号とし、両者が一致する場合に、それぞれＬ（論理「０」）レベル信号を出力し、両者が不一致の場合に、それぞれＨ（論理「１」）レベル信号を出力する。
【００１４】
アンドゲート２２は、各排他的オアゲート２１からの出力信号の反転信号を取り込み、各入力信号が全てＨレベル（すなわち、排他的オアゲート２１の各出力信号が全てＬレベル）の場合に、Ｈ（論理「１」）レベル信号を出力する。
Ｄ型ラッチ回路２３は、メモリリード信号ＲＤに応答して動作するとともに、Ｄ端子入力（アンドゲート２２の出力信号）に応答して出力信号（データ異常信号ＥＤ）のレベルを変更し、リセット信号ＲＳＴに応答して初期状態にリセットされる。
【００１５】
図３は図１内のアドレスバス異常チェック用の指定アドレス検出回路３を具体的に示している。
図３において、指定アドレス検出回路３は、Ｈレベル信号を一方の入力信号とする複数の排他的オアゲート３１と、Ｌレベル信号を一方の入力信号とする複数の排他的オアゲート３２と、排他的オアゲート３１の各出力信号およびアドレスストローブ信号ＳＴＲの論理積をとるナンドゲート３３と、排他的オアゲート３２の各出力信号およびアドレスストローブ信号ＳＴＲの論理積をとるナンドゲート３４と、ナンドゲート３３の出力信号をセット端子の入力信号とするＤ型ラッチ回路３５と、ナンドゲート３４の出力信号をセット端子の入力信号とするＤ型ラッチ回路３６と、Ｄ型ラッチ回路３５、３６の各出力信号の論理積をとるアンドゲート３７と、指定アドレス検出回路３のリセット信号ＲＳＴ１に応答して動作するＤ型ラッチ回路３８と、指定アドレス検出回路３のマスク信号ＭＳＫに応答して動作するＤ型ラッチ回路３９と、アンドゲート３７の出力信号とＤ型ラッチ回路３９の出力信号との論理和をとるオアゲート４０と、を備えている。
【００１６】
並設された排他的オアゲート３１、３２の各他方の入力端子には、それぞれ、アドレスバスＢＡを介した指定アドレスが入力されている。
各排他的オアゲート３１は、アドレスバスＢＡから入力される指定アドレスがＨレベル信号の場合には、それぞれＬレベル信号を出力し、指定アドレスがＬレベル信号の場合には、それぞれＨレベル信号を出力する。
逆に、各排他的オアゲート３２は、アドレスバスＢＡから入力される指定アドレスがＨレベル信号の場合には、それぞれＨレベル信号を出力し、指定アドレスがＬレベル信号の場合には、それぞれＬレベル信号を出力する。
【００１７】
各排他的オアゲート３１の出力信号は、アドレスストローブ信号ＳＴＲとともに、レベル反転されてナンドゲート３３に入力される。
同様に、各排他的オアゲート３２の出力信号は、アドレスストローブ信号ＳＴＲとともに、レベル反転されてナンドゲート３４に入力される。
したがって、アドレスバスＢＡが健全であれば、ナンドゲート３３、３４は、アドレスストローブ信号ＳＴＲに同期して、アドレスバスＢＡを介して周期的に入力される指定アドレス（「ＦＦＦＦ」、「００００」）により、一定周期ごとに且つ相補的にＨレベル信号を出力することになる。
【００１８】
Ｄ型ラッチ回路３８は、Ｄ入力端子にＬレベル信号が印加され、第１のリセット信号ＲＳＴ１により動作する。Ｄ型ラッチ回路３８の出力信号は、Ｄ型ラッチ回路３３、３６の各リセット端子に印加されている。
Ｄ型ラッチ回路３９は、Ｄ入力端子にデータバスＢＤの０ビット信号（マスクＯＮ時に「０」、マスクＯＦＦ時に「１」となる）ＢＴＯが印加されるとともに、マスク信号ＭＳＫにより動作する。
各Ｄ型ラッチ回路３８、３９は、第２のリセット信号ＲＳＴ２により、それぞれリセットされる。
【００１９】
オアゲート４０は、アンドゲート３７の出力信号またはＤ型ラッチ回路３９の出力信号がＨレベルを示す場合に、アドレスバス異常信号ＥＢＡを出力する。
上記のように構成されたエレベータ電子安全装置用システムにおいては、メモリデータ異常チェック回路１によるデータ異常チェックのみならず、指定アドレス出力ソフトウエア２ａおよび指定アドレス検出回路３によるアドレスバスＢＡの異常チェックと、データバス異常チェックソフトウエア２ｂによるデータバスＢＤの異常チェックとが実行される。
【００２０】
次に、図１〜図５を参照しながら、この発明の実施の形態１による上記３通りの異常チェック動作について、さらに具体的に説明する。
図４はＣＰＵ２内の指定アドレス出力ソフトウエア２ａと指定アドレス検出回路３とによる処理動作を示すフローチャートであり、アドレスバスＢＡの異常チェック時に指定アドレス検出回路３に指定アドレスを出力するときの動作手順を示している。
図５はＣＰＵ２内のデータバス異常チェックソフトウエア２ｂの処理動作を示すフローチャートである。
【００２１】
まず、図１および図２を参照しながら、メモリデータ異常チェック回路１によるデータ異常チェック動作について説明する。
メモリデータ異常チェック回路１において、主メモリ１ａおよび副メモリ１ｂには、同一のアドレス空間が重ねて割付けられており、ＣＰＵ２が主メモリ１ａおよび副メモリ１ｂにデータを書き込んだ場合には、主メモリ１ａおよび副メモリ１ｂの同じアドレスに同じデータがそれぞれ書込まれる。
【００２２】
一方、ＣＰＵ２が主メモリ１ａおよび副メモリ１ｂからデータを読み出した場合には、主メモリ１ａのデータは、主メモリデータバスＢＤ１上に読み出され、データバスＢＤを介してＣＰＵ２に渡されるが、副メモリ１ｂのデータは、副メモリデータバスＢＤ２上に読み出されるものの、データバッファ１ｃにブロックされるので、データバスＢＤに送出されない。
したがって、主メモリ１ａおよび副メモリ１ｂからの２つのメモリ出力が衝突することはなく、主メモリ１ａのデータのみがＣＰＵ２に渡され、正常に書き込みと読み出しとが実行される。
【００２３】
この動作と同時に、主メモリデータバスＢＤ１上に読み出された主メモリデータ、および、副メモリデータバスＢＤ２上に読み出された副メモリデータは、データ比較回路１ｄに入力されて両者のデータ比較が行われる。
データ比較回路１ｄは、データ異常をチェックし、異常（データの不一致）が検出されれば、データ異常信号ＥＤを出力する。
【００２４】
次に、図１、図３および図４を参照しながら、ＣＰＵ２内の指定アドレス出力ソフトウエア２ａと指定アドレス検出回路３とによるアドレスバスＢＡの異常チェック動作について説明する。
ＣＰＵ２は、アドレスバスＢＡのうち、メモリシステムに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定アドレス（たとえば、８ビットの場合、「ＦＦ」と「００」）を用い、指定アドレス出力ソフトウエア２ａを実行することにより、図４の処理（ステップＳ１〜Ｓ４）を周期的に繰り返し実行する。
【００２５】
また、これと同時に、アドレスバスＢＡ上に設置された指定アドレス検出回路３に指定アドレスを検出させる。
指定アドレス検出回路３は、全ての指定アドレスを検出することができない場合に、アドレスバスＢＡに異常有りと判定し、アドレスバス異常信号ＥＢＡを出力する。
【００２６】
図４において、まず、ＣＰＵ２は、指定アドレス検出回路３のマスクをＯＮして（ステップＳ１）、指定アドレス検出回路３内のＤ型ラッチ回路３９を動作させるとともに、０ビット信号ＢＴＯ（＝０）をＤ入力端子に印加する。
続いて、第１のリセット信号ＲＳＴ１により指定アドレス検出回路３をリセットし（ステップＳ２）、Ｄ型ラッチ回路３８を動作させる。
【００２７】
次に、アドレスが全て「１」となる最大値のアドレス「ＦＦＦＦ」（または、アドレスが全て「０」となる最小値のアドレス「００００」）を読む（ステップＳ３）。
最後に、指定アドレス検出回路３のマスクをＯＦＦにして（ステップＳ４）、Ｄ型ラッチ回路３９のＤ入力端子に０ビット信号ＢＴＯ（＝１）を印加し、Ｄ型ラッチ回路３９の動作状態を反転させて、図４の処理ルーチンを抜け出る。
【００２８】
次に、図１および図５を参照しながら、ＣＰＵ２内のデータバス異常チェックソフトウエア２ｂによるデータバスＢＤの異常チェック動作について説明する。
ＣＰＵ２は、データバスＢＤのうち、メモリシステムに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定データ（たとえば、８ビットの場合、「ＡＡ」および「５５」、または、「０１」、「０２」、「０４」、「０８」、「１０」、「２０」、「４０」および「８０」などの組の値）を用い、図５の処理（ステップＳ１１〜Ｓ１７）によるリードライトチェック動作を周期的に繰り返し実行する。
【００２９】
ＣＰＵ２は、データバス異常チェックソフトウエア２ｂによる判定処理において、全ての指定データが一致しなければ、データバスＢＤに異常有りと判定し、データバス異常信号ＥＢＤを出力する。
図５において、ＣＰＵ２は、まず、指定データを特定する変数Ｎを「１」に初期設定し（ステップＳ１１）、Ｎ（＝１）番目の指定データ（＝「０１」）をＲＡＭ（主メモリ１ａおよび副メモリ１ｂ）内のテストアドレスに書き込む（ステップＳ１２）。
続いて、ステップＳ１２で書き込んだ指定データをテストアドレスから読み出し（ステップＳ１３）、書き込み前の指定データと一致するか否かを判定する（ステップＳ１４）。
【００３０】
ステップＳ１４において、読み出し後の指定データが書き込み前の指定データと一致しない（すなわち、ＮＯ）と判定されれば、ＣＰＵ２は、データバスＢＤに異常有りと見なし、データバス異常信号ＥＢＤを出力して（ステップＳ１５）、異常終了する。
一方、ステップＳ１４において、読み出し後の指定データが書き込み前の指定データと一致する（すなわち、ＹＥＳ）と判定されれば、変数Ｎをインクリメントして（ステップＳ１６）、変数Ｎが「８」以下であるか否かを判定する（ステップＳ１７）。
【００３１】
ステップＳ１７において、Ｎ≦８（すなわち、ＹＥＳ）と判定されれば、指定データの書き込み処理（ステップＳ１２）に戻り、上記処理ステップＳ１３〜Ｓ１６を繰り返し実行する。
すなわち、２番目の指定データ（＝「０２」）、３番目の指定データ（＝「０２」）、・・・、８番目の指定データ（＝「８０」）が、順次ＲＡＭ内のテストアドレスに書き込まれ（ステップＳ１２）、それぞれの読み出し後に（ステップＳ１３）、一致または不一致が判定される（ステップＳ１４）。
【００３２】
一方、ステップＳ１７において、Ｎ＞９（すなわち、ＮＯ）と判定されれば、全ての指定データ（Ｎ＝１〜８）についてデータバス異常チェックが実行され、且つ全ての指定データが書き込み前後で一致したものと見なし、ＣＰＵ２は、図５の処理ルーチンを正常終了する。
【００３３】
このように、従来システムと同様のメモリデータ異常チェック回路１による処理に加えて、メモリ書き込み時および読み出し時に使用するアドレスバスＢＡおよびデータバスＢＤの周期的な異常チェック処理を実行することにより、異常チェックの信頼性を向上させることができる。
特に、上記異常チェックは、エレベータ電子安全装置におけるメモリシステムの健全性をチェックする際に有効である。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るエレベータ電子安全装置用システムを概略的に示すブロック構成図である。
【図２】図１内のデータ異常チェック用のデータ比較回路の具体例を示す回路構成図である。
【図３】図１内のアドレスバス異常チェック用の指定アドレス検出回路の具体例を示す回路構成図である。
【図４】この発明の実施の形態１に係る指定アドレス検出回路に対してアドレス出力を行う指定アドレス出力ソフトウエアを示すフローチャートである。
【図５】この発明の実施の形態１に係るデータバス異常チェック用のソフトウエアを示すフローチャートである。
Claims (2)
- エレベータ電子安全装置におけるメモリシステムの健全性をチェックするためのエレベータ電子安全装置用システムであって、
指定アドレス出力ソフトウエアおよびデータバス異常チェックソフトウエアを有するＣＰＵと、
アドレスバスおよびデータバスを介して前記ＣＰＵに接続されるとともに、同一アドレス空間が割付けられた並列構成の主メモリおよび副メモリと、
前記主メモリおよび前記副メモリのデータを比較するメモリデータ異常チェック回路と、
前記アドレスバスを介して前記ＣＰＵに接続された指定アドレス検出回路と、
を備え、
前記ＣＰＵは、前記指定アドレス出力ソフトウエアを実行するとともに、前記指定アドレス検出回路を用いて、前記アドレスバス上の指定アドレスを周期的に検出して前記アドレスバスの異常チェックを周期的に行い、
前記ＣＰＵは、前記データバス異常チェックソフトウエアを実行するとともに、前記主メモリおよび前記副メモリを用いて、前記データバスの異常チェックを周期的に行い、
前記ＣＰＵは、
前記指定アドレス出力ソフトウエアを実行して、前記アドレスバスのうち、前記主メモリおよび前記副メモリに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定アドレスを前記指定アドレス検出回路に周期的に出力し、
前記指定アドレス検出回路は、前記ＣＰＵから周期的に出力される複数の指定アドレスを検出し、前記複数の指定アドレスの全てを検出できない場合には、前記アドレスバスの異常と判定してアドレスバス異常信号を出力することを特徴とするエレベータ電子安全装置用システム。 - 前記ＣＰＵは、
前記データバス異常チェックソフトウエアを実行して、前記データバスのうち、前記主メモリおよび前記副メモリに使用される全ビット信号の各々について、「０」、「１」の両方の場合が確認できるチェック用の指定データを周期的に入出力し、
前記ＣＰＵから周期的に出力される複数の指定データを、前記主メモリおよび前記副メモリに一旦書き込んだ後に読み出して比較し、書き込み前の複数の指定データと読み出し後の複数の指定データとが全て一致しない場合には、前記データバスの異常と判定してデータバス異常信号を出力することを特徴とする請求項１に記載のエレベータ電子安全装置用システム。
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|---|---|---|---|---|
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| CN110562817B (zh) * | 2019-08-29 | 2021-08-31 | 日立楼宇技术（广州）有限公司 | 电梯故障的监控方法、装置、计算机设备和存储介质 |
| CN111327501B (zh) * | 2020-02-21 | 2022-01-14 | 广州广日电梯工业有限公司 | 一种自适应的电梯总线通信方法及系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530952U (ja) * | 1991-09-20 | 1993-04-23 | 三菱電機株式会社 | 記憶回路 |
| JPH0816483A (ja) * | 1994-06-27 | 1996-01-19 | Hitachi Ltd | メモリ装置の制御方式 |
| JPH09237230A (ja) * | 1996-03-01 | 1997-09-09 | Yazaki Corp | メモリ制御装置及び状態検査方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592050B2 (ja) * | 1979-07-06 | 1984-01-17 | 日本電気株式会社 | 信号母線障害検出方式 |
| US4866604A (en) | 1981-10-01 | 1989-09-12 | Stratus Computer, Inc. | Digital data processing apparatus with pipelined memory cycles |
| US4610000A (en) * | 1984-10-23 | 1986-09-02 | Thomson Components-Mostek Corporation | ROM/RAM/ROM patch memory circuit |
| JPS6339050A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | アドレスバス試験回路 |
| EP0430843B1 (en) * | 1989-11-30 | 1996-01-03 | International Business Machines Corporation | Method and apparatus for fault testing microprocessor address, data and control busses |
| DE4032033A1 (de) * | 1990-10-09 | 1992-04-16 | Siemens Ag | Steuerungs- und ueberwachungsverfahren und elektrisches automatisierungssystem fuer eine technische anlage, insbesondere eine schachtanlage |
| JPH066048B2 (ja) | 1991-08-01 | 1994-01-26 | 株式会社群馬熱管理センター | 連続式殺菌冷却乾燥装置 |
| JPH05266270A (ja) | 1992-03-19 | 1993-10-15 | Hitachi Ltd | メモリカードのコネクタの接触チェック方式 |
| US5392879A (en) * | 1993-04-16 | 1995-02-28 | Otis Elevator Company | Electronic failure detection system |
| JP2551338B2 (ja) * | 1993-07-23 | 1996-11-06 | 日本電気株式会社 | 情報処理装置 |
| EP0913837A1 (de) * | 1997-11-03 | 1999-05-06 | Siemens Aktiengesellschaft | Verfahren zur Prüfung der Busanschlüsse von beschreib- und lesbaren integrierten, elektronischen Schaltkreisen, insbesondere von Speicherbausteinen |
| JP2000021168A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体メモリ及びこれを備えた半導体装置 |
| US6173814B1 (en) * | 1999-03-04 | 2001-01-16 | Otis Elevator Company | Electronic safety system for elevators having a dual redundant safety bus |
| JP2001067271A (ja) | 1999-08-25 | 2001-03-16 | Nec Network Sensa Kk | メモリ回路のチェック方法 |
| CN1353423A (zh) | 2000-11-03 | 2002-06-12 | 简篇 | 存储器自我测试的方法 |
| JP4159415B2 (ja) * | 2002-08-23 | 2008-10-01 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530952U (ja) * | 1991-09-20 | 1993-04-23 | 三菱電機株式会社 | 記憶回路 |
| JPH0816483A (ja) * | 1994-06-27 | 1996-01-19 | Hitachi Ltd | メモリ装置の制御方式 |
| JPH09237230A (ja) * | 1996-03-01 | 1997-09-09 | Yazaki Corp | メモリ制御装置及び状態検査方法 |
Also Published As
| Publication number | Publication date |
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