CN1809820A - 电梯电子安全装置用系统 - Google Patents

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Abstract

本发明提供一种电梯电子安全装置用系统，不但进行存储器数据的异常检查，还进行地址总线和数据总线的异常检查，从而提高异常检查的可靠性。除了存储器数据异常检查电路(1)之外，还通过硬件电路(3)和软件处理(2a、2b)周期性地执行地址总线(BA)和数据总线(BD)的检查。由CPU(2)周期性地输入和输出(对于地址仅是输出)检查用指定地址和指定数据，所述检查用指定地址和指定数据能够针对地址总线(BA)和数据总线(BD)中的至少在存储器系统中使用的全部比特信号的每一个，确认“0”、“1”两方的情况。对于地址总线(BA)，使指定地址检测电路3检测多个指定地址，如果不能检测全部则判定为地址总线(BA)异常。对于数据总线(BD)，一旦将多个指定数据写入到存储器(1a、1b)中后读出，比较写入前后的数据，如果没有全部一致则判定为数据总线(BD)异常。

Description

电梯电子安全装置用系统
技术领域
本发明涉及电梯电子安全装置用系统，其不但进行存储器数据的异常检查，还通过进行向存储器写入时以及从存储器读出时所使用的地址总线和数据总线的周期性异常检查，来提高异常检查的可靠性。
背景技术
作为现有的电梯电子安全装置用系统(特别是存储器系统的检查方法)，已经提出了进行基于ECC(error correcting coding，纠错编码)等纠错编码的检查和2块存储器(主存储器和副存储器)的比较检查的系统(例如，参照日本专利特开平8-16483号公报)。
根据现有的电梯电子安全装置用系统，存在如下的问题：在存储器系统的检查中，只进行存储器数据的异常检查，而完全不检查对于存储器写入时以及读出时所使用的地址总线和数据总线，来自CPU的信号是否被正确地输入和输出，因此异常检查的可靠性低。
特别是在如电梯电子安全装置这样，要求非常高的异常检查的可靠性的情况下，异常检查的可靠性低将成为重大问题。
另外，多数情况下这种系统中的附加电路是由嵌入电路构成的，要求附加电路具有极其小的结构，因而不易实施对策。
发明内容
本发明就是为解决上述的问题而提出的，其目的在于获得一种在电梯电子安全装置用系统所使用的存储器系统(地址总线、数据总线、主存储器和副存储器)中，除了执行与现有系统相同的存储器数据异常检查外，还追加执行地址总线以及数据总线的异常检查，从而提高异常检查的可靠性的电梯电子安全装置用系统。
本发明的电梯电子安全装置用系统除了进行现有的存储器数据异常检查外，还通过硬件电路以及软件处理周期性地进行地址总线以及数据总线的检查。
即，由CPU周期性地输入和输出(对于地址仅是输出)检查用指定地址和指定数据，所述检查用指定地址和指定数据能够针对地址总线和数据总线中的能在存储器系统(总线、主存储器和副存储器)中使用的全部比特信号的每一个，确认“0”、“1”两方的情况。
这里，在指定地址例如是8比特的情况下，用“FF”以及“00”来表示。同样，在指定数据是8比特的情况下，用“AA”以及“55”，或“01”、“02”、“04”、“08”、“10”、“20”、“40”以及“80”这样的组值来表示。
另外，对于地址总线，使设置在地址总线上的指定地址检测电路检测所输出的多个指定地址，如果不能检测全部的指定地址，即使存在一个未检测的指定地址，则也判断为地址总线有异常。
并且，对于数据总线，将多个指定数据一旦写入存储器中，然后将其读出以进行比较，如果不是全部指定数据都一致，即使存在一个不一致的指定数据，则也判断为数据总线有异常。
附图说明
图1是概略表示本发明的实施方式1的电梯电子安全装置用系统的方框结构图。
图2是表示图1内的数据异常检查用的数据比较电路的具体例的电路结构图。
图3是表示图1内的地址总线异常检查用的指定地址检测电路的具体例的电路结构图。
图4是表示对本发明的实施方式1的指定地址检测电路进行地址输出的指定地址输出软件的流程图。
图5是表示本发明的实施方式1的数据总线异常检查用的软件的流程图。
具体实施方式
下面，一边参照附图一边对本发明的实施方式1进行详细说明。
图1示出了本发明的实施方式1的电梯电子安全装置用系统的概要结构。
在图1中，电梯电子安全装置用系统具有：检查存储器数据的异常的存储器数据异常检查电路1、CPU 2、以及检查地址总线的异常的指定地址检测电路3。
存储器数据异常检查电路1具有：在同一地址空间被重叠分配的并联构成的主存储器1a和副存储器1b(RAM)；用于避免副存储器1b的输出数据的冲突的数据缓冲器1c；对主存储器1a和副存储器1b的各个数据进行比较以检查数据异常的数据比较电路1d。
另外，这里省略了图示，存储器数据异常检查电路1也与现有系统一样，具有纠错编码检查电路。
CPU 2具有：用于在数据异常检查时输出指定地址的指定地址输出软件2a、在数据总线异常检查时执行的数据总线异常检查软件2b、以及程序存储用ROM(未图示)。
在存储器数据异常检查电路1中，主存储器1a和副存储器1b分别通过地址总线BA和数据总线BD与CPU 2连接，电梯电子安全装置用的数据由CPU 2写入，并且被读出到CPU 2。
数据总线BD在存储器数据异常检查电路1内分支为主存储器数据总线BD1和副存储器数据总线BD2，主存储器1a和副存储器1b分别通过主存储器数据总线BD1和副存储器数据总线BD2与数据比较电路1d连接。
在副存储器数据总线BD2上插入有数据缓冲器1c。
数据比较电路1d在存储器数据的异常检查时，比较通过主存储器数据总线BD1和副存储器数据总线BD2输入的各存储器数据，当判断为存储器数据有异常时，输出数据异常信号ED。
指定地址检测电路3通过地址总线BA与CPU 2连接，在地址总线BA的异常检查时检测指定地址，当判断为地址总线BA有异常时，输出地址总线异常信号EBA。
CPU 2内的指定地址输出软件2a在地址总线BA的异常检查时进行动作，如后述那样，周期性地对指定地址检测电路3输出指定地址。
CPU 2内的数据总线异常检查软件2b在数据总线BD的异常检查时进行动作，当判断为数据总线BD有异常时输出数据总线异常信号EBD。
图2具体示出了图1内的数据异常检查用的数据比较电路1d，示出了由多个“异或”门21、“与”门22、使用了存储器读出信号RD的D型锁存电路23构成的情况。
在图2中，数据比较电路1d具有：并联设置的“异或”门21；取得“异或”门21的各个输出信号的逻辑积的“与”门22；将“与”门22的输出信号作为D端子输入、将H(逻辑值“1”)电平信号作为数据异常信号ED而输出的D型锁存电路23。
各“异或”门21将来自主存储器数据总线BD1的数据作为各自的一个输入信号，将来自副存储器数据总线BD2的数据作为各自的另一个输入信号，当两者一致时，分别输出L(逻辑值“0”)电平信号，当两者不一致时，分别输出H(逻辑值“1”)电平信号。
“与”门22取入来自各“异或”门21的输出信号的反转信号，在各输入信号全部为H电平(即，“异或”门21的各输出信号全部为L电平)的情况下，输出H(逻辑值“1”)电平信号。
D型锁存电路23响应存储器读出信号RD而动作，并且响应D端子输入(“与”门22的输出信号)而变更输出信号(数据异常信号ED)的电平，响应复位信号RST而复位到初始状态。
图3具体示出了图1内的地址总线异常检查用的指定地址检测电路3。
在图3中，指定地址检测电路3具有：以H电平信号作为一个输入信号的多个“异或”门31；以L电平信号为一个输入信号的多个“异或”门32；取得“异或”门31的各输出信号与地址选通脉冲信号STR的逻辑积的“与非”门33；取得“异或”门32的各输出信号与地址选通脉冲信号STR的逻辑积的“与非”门34；以“与非”门33的输出信号为置位端子(set terminal)的输入信号的D型锁存电路35；以“与非”门34的输出信号为置位端子的输入信号的D型锁存电路36；取得D型锁存电路35、36的各输出信号的逻辑积的“与”门37；响应指定地址检测电路3的复位信号RST1而动作的D型锁存电路38；响应指定地址检测电路3的遮蔽信号(mask signal)MSK而动作的D型锁存电路39；以及取得“与”门37的输出信号与D型锁存电路39的输出信号的逻辑和的“或”门40。
对并联设置的“异或”门31、32的各自的另一个输入端子，分别通过地址总线BA输入指定地址。
当从地址总线BA输入的指定地址是H电平信号时，各“异或”门31分别输出L电平信号，当指定地址是L电平信号时，分别输出H电平信号。
相反，当从地址总线BA输入的指定地址是H电平信号时，各“异或”门32分别输出H电平信号，当指定地址是H电平信号时，分别输出L电平信号。
各“异或”门31的输出信号与地址选通脉冲信号STR一起被电平反转，并被输入给“与非”门33。
同样，各“异或”门32的输出信号与地址选通脉冲信号STR一起被电平反转，并被输入给“与非”门34。
因此，如果地址总线BA健全，则“与非”门33、34与地址选通脉冲信号STR同步，依照通过地址总线BA周期性地输入的指定地址(“FFFF”、“0000”)，每隔一定周期地且互补地输出H电平信号。
D型锁存电路38的D输入端子被施加L电平信号，根据第1复位信号RST1而动作。D型锁存电路38的输出信号被施加到D型锁存电路33、36的各复位端子。
D型锁存电路39的D输入端子被施加数据总线BD的0比特信号(遮蔽开启时为“0”，遮蔽关闭时为“1”)BTO，并且根据遮蔽信号MSK而动作。
各D型锁存电路38、39分别通过第2复位信号RST2被复位。
“或”门40在“与”门37的输出信号或D型锁存电路39的输出信号表现为H电平的情况下，输出地址总线异常信号EBA。
在如上述构成的电梯电子安全装置用系统中，不但进行存储器数据异常检查电路1的数据异常检查，还执行通过指定地址输出软件2a以及指定地址检测电路3进行的地址总线BA的异常检查、以及通过数据总线异常检查软件2b进行的数据总线BD的异常检查。
下面，一边参照图1～图5，一边就本发明的实施方式1的上述3种异常检查动作进行更具体的说明。
图4是表示通过CPU 2内的指定地址输出软件2a和指定地址检测电路3进行的处理动作的流程图，示出了在地址总线BA的异常检查时向指定地址检测电路3输出指定地址时的动作步骤。
图5是表示CPU 2内的数据总线异常检查软件2b的处理动作的流程图。
首先，一边参照图1以及图2一边说明存储器数据异常检查电路1的数据异常检查动作。
在存储器数据异常检查电路1中，为主存储器1a和副存储器1b重叠分配同一地址空间，当CPU 2向主存储器1a和副存储器1b写入了数据时，在主存储器1a和副存储器1b的相同地址上分别写入相同数据。
另一方面，当CPU 2从主存储器1a和副存储器1b中读出了数据时，主存储器1a的数据被读出到主存储器数据总线BD1上，通过数据总线BD被传递给CPU 2，而副存储器1b的数据虽然被读出到副存储器数据总线BD2上，但因为被数据缓冲器1c所阻塞，所以未被发送到数据总线BD上。
因此，来自主存储器1a和副存储器1b的2个存储器输出不会发生冲突，仅有主存储器1a的数据被传递给CPU 2，正常地进行写入和读出。
在进行该动作的同时，被读出到主存储器数据总线BD1上的主存储器数据以及被读出到副存储器数据总线BD2上的副存储器数据被输入到数据比较电路1d，进行两者的数据比较。
数据比较电路1d检查数据异常，如果检测出异常(数据不一致)，则输出数据异常信号ED。
接着，一边参照图1、图3以及图4，一边对通过CPU 2内的指定地址输出软件2a和指定地址检测电路3进行的地址总线BA的异常检查动作进行说明。
CPU 2使用能够针对地址总线BA中的在存储器系统中所使用的全部比特信号的每一个，确认“0”、“1”两方的情况的检查用指定地址(例如在8比特的情况下是“FF”和“00”)来执行指定地址输出软件2a，从而周期性地重复执行图4的处理(步骤S1～S4)。
另外，与此同时，使设置于地址总线BA上的指定地址检测电路3检测指定地址。
指定地址检测电路3在不能检测全部的指定地址的情况下，判断为地址总线BA有异常，输出地址总线异常信号EBA。
在图4中，首先CPU 2使指定地址检测电路3的遮蔽开启(步骤S1)，使指定地址检测电路3内的D型锁存电路39动作，并且将0比特信号BTO(＝0)施加给D输入端子。
接着，通过第1复位信号RST1使指定地址检测电路3复位(步骤S2)，使D型锁存电路38动作。
接着，读出地址全变成“1”的最大值的地址“FFFF”(或者，地址全变成“0”的最小值的地址“0000”)(步骤S3)。
最后，使指定地址检测电路3的遮蔽关闭(步骤S4)，对D型锁存电路39的D输入端子施加0比特信号BTO(＝1)，使D型锁存电路39的动作状态反转，离开图4的处理程序。
下面，一边参照图1以及图5，一边对通过CPU 2内的数据总线异常检查软件2b进行的数据总线BD的异常检查动作进行说明。
CPU 2使用能够针对数据总线BD中的在存储器系统中所使用的全部比特信号的每一个，确认“0”、“1”两方的情况的检查用指定数据(例如8比特的情况下是“AA”和“55”，或“01”、“02”、“04”、“08”、“10”、“20”、“40”以及“80”等组值)，周期性地重复执行图5的处理(步骤S11～S17)的读写检查动作。
如果在数据总线异常检查软件2b的判定处理中，不是全部的指定数据都一致，则CPU 2判定为数据总线BD有异常，输出数据总线异常信号EBD。
在图5中，CPU 2首先将用于指定指定数据的变量N初始设定为“1”(步骤S11)，将第N(＝1)个指定数据(＝“01”)写入到RAM(主存储器1a和副存储器1b)内的测试地址(步骤S12)。
接着，从测试地址读出在步骤S12中写入的指定数据(步骤S13)，判定是否与写入前的指定数据一致(步骤S14)。
如果在步骤S14中判定为读出后的指定数据与写入前的指定数据不一致(即“否”)，则CPU 2认为数据总线BD有异常，输出数据总线异常信号EBD(步骤S15)，异常结束。
另一方面，如果在步骤S14中判定为读出后的指定数据与写入前的指定数据一致(即“是”)，则增大变量N(步骤S16)，判定变量N是否小于等于“8”(步骤S17)。
如果在步骤S17中判定为N≤8(即“是”)，则返回到指定数据的写入处理(步骤S12)，重复执行上述处理步骤S13～S16。
即，依次将第2个指定数据(＝“02”)、第3个指定数据(＝“02”)、......、第8个指定数据(＝“80”)写入到RAM内的测试地址(步骤S12)，在分别读出后(步骤S13)，判定一致还是不一致(步骤S14)。
另一方面，如果在步骤S17中判定为N＞9(即“否”)，则对全部指定数据(N＝1～8)执行数据总线异常检查，而且认为全部指定数据在写入前后都一致，CPU 2正常结束图5的处理程序。
这样，除了与现有系统相同的存储器数据异常检查电路1的处理之外，还执行在存储器写入时和读出时所使用的地址总线BA和数据总线BD的周期性异常检查处理，从而能够提高异常检查的可靠性。
特别是上述异常检查在检查电梯电子安全装置的存储器系统的完整性时有效。

Claims (3)

1.一种电梯电子安全装置用系统，其用于检查电梯电子安全装置的存储器系统的完整性，其特征在于，具有：
CPU，其具有指定地址输出软件和数据总线异常检查软件；
主存储器和副存储器，其通过地址总线和数据总线与所述CPU连接；
存储器数据异常检查电路，其比较所述主存储器和所述副存储器的数据；以及
指定地址检测电路，其通过所述地址总线与所述CPU连接，
所述CPU执行所述指定地址输出软件，并且使用所述指定地址检测电路来周期性地进行所述地址总线的异常检查，
所述CPU执行所述数据总线异常检查软件，并且使用所述主存储器和所述副存储器来周期性地进行所述数据总线的异常检查。
2.根据权利要求1所述的电梯电子安全装置用系统，其特征在于，
所述CPU执行所述指定地址输出软件，周期性地向所述指定地址检测电路输出检查用指定地址，所述检查用指定地址能够针对所述地址总线中的在所述主存储器和所述副存储器中使用的全部比特信号的每一个，确认“0”、“1”两方的情况，
所述指定地址检测电路检测由所述CPU周期性输出的多个指定地址，在不能检测所述多个指定地址的全部的情况下，判定为所述地址总线异常，输出地址总线异常信号。
3.根据权利要求1或2所述的电梯电子安全装置用系统，其特征在于，
所述CPU执行所述数据总线异常检查软件，周期性地输入和输出检查用指定数据，所述检查用指定数据能够针对所述数据总线中的在所述主存储器和所述副存储器中使用的全部比特信号的每一个，确认“0”、“1”两方的情况，
所述CPU一旦将由所述CPU周期性输出的多个指定数据写入到所述主存储器和所述副存储器中后将其读出并进行比较，当写入前的多个指定数据与读出后的多个指定数据没有全部一致时，判定为所述数据总线异常，输出数据总线异常信号。
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Publications (1)

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CA (1) CA2563255A1 (zh)
WO (1) WO2005124562A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103204419A (zh) * 2012-01-12 2013-07-17 株式会社日立制作所 电子安全电梯
CN110562817A (zh) * 2019-08-29 2019-12-13 日立楼宇技术（广州）有限公司 电梯故障的监控方法、装置、计算机设备和存储介质
CN111327501A (zh) * 2020-02-21 2020-06-23 广州广日电梯工业有限公司 一种自适应的电梯总线通信方法及系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5118718B2 (ja) * 2010-03-25 2013-01-16 シャープ株式会社 半導体集積回路および電子機器
JP2015011609A (ja) * 2013-07-01 2015-01-19 ラピスセミコンダクタ株式会社 情報処理装置、半導体装置及び情報データのベリファイ方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592050B2 (ja) * 1979-07-06 1984-01-17 日本電気株式会社 信号母線障害検出方式
US4866604A (en) * 1981-10-01 1989-09-12 Stratus Computer, Inc. Digital data processing apparatus with pipelined memory cycles
US4610000A (en) * 1984-10-23 1986-09-02 Thomson Components-Mostek Corporation ROM/RAM/ROM patch memory circuit
JPS6339050A (ja) * 1986-08-01 1988-02-19 Nec Corp アドレスバス試験回路
EP0430843B1 (en) * 1989-11-30 1996-01-03 International Business Machines Corporation Method and apparatus for fault testing microprocessor address, data and control busses
DE4032033A1 (de) * 1990-10-09 1992-04-16 Siemens Ag Steuerungs- und ueberwachungsverfahren und elektrisches automatisierungssystem fuer eine technische anlage, insbesondere eine schachtanlage
JPH066048B2 (ja) 1991-08-01 1994-01-26 株式会社群馬熱管理センター 連続式殺菌冷却乾燥装置
JPH0530952U (ja) * 1991-09-20 1993-04-23 三菱電機株式会社 記憶回路
JPH05266270A (ja) 1992-03-19 1993-10-15 Hitachi Ltd メモリカードのコネクタの接触チェック方式
US5392879A (en) * 1993-04-16 1995-02-28 Otis Elevator Company Electronic failure detection system
JP2551338B2 (ja) * 1993-07-23 1996-11-06 日本電気株式会社 情報処理装置
JP3170145B2 (ja) * 1994-06-27 2001-05-28 株式会社日立製作所 メモリ制御システム
JP3506348B2 (ja) * 1996-03-01 2004-03-15 矢崎総業株式会社 メモリ制御装置及び状態検査方法
EP0913837A1 (de) * 1997-11-03 1999-05-06 Siemens Aktiengesellschaft Verfahren zur Prüfung der Busanschlüsse von beschreib- und lesbaren integrierten, elektronischen Schaltkreisen, insbesondere von Speicherbausteinen
JP2000021168A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体メモリ及びこれを備えた半導体装置
US6173814B1 (en) * 1999-03-04 2001-01-16 Otis Elevator Company Electronic safety system for elevators having a dual redundant safety bus
JP2001067271A (ja) 1999-08-25 2001-03-16 Nec Network Sensa Kk メモリ回路のチェック方法
CN1353423A (zh) 2000-11-03 2002-06-12 简篇 存储器自我测试的方法
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP2003337758A (ja) 2003-05-01 2003-11-28 Mitsubishi Electric Corp 二重化メモリシステム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103204419A (zh) * 2012-01-12 2013-07-17 株式会社日立制作所 电子安全电梯
CN103204419B (zh) * 2012-01-12 2016-02-03 株式会社日立制作所 电子安全电梯
CN110562817A (zh) * 2019-08-29 2019-12-13 日立楼宇技术（广州）有限公司 电梯故障的监控方法、装置、计算机设备和存储介质
CN111327501A (zh) * 2020-02-21 2020-06-23 广州广日电梯工业有限公司 一种自适应的电梯总线通信方法及系统
CN111327501B (zh) * 2020-02-21 2022-01-14 广州广日电梯工业有限公司 一种自适应的电梯总线通信方法及系统

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